|
|
|
|
 Far |
| WinNavigator |
| Frigate |
| Norton
Commander |
| WinNC |
| Dos
Navigator |
| Servant
Salamander |
| Turbo
Browser |
|
|
| Winamp,
Skins, Plugins |
| Необходимые
Утилиты |
| Текстовые
редакторы |
| Юмор |
|
|
|
File managers and best utilites |
Шифраторы, дешифраторы, триггеры. Реферат на тему шифраторы
Шифраторы, дешифраторы, триггеры
CoolReferat.comМинистерство Высшего и Среднего Специального
Образования Республики УзбекистанНаманганский Инженерно-Педагогический Институт Факультет: «Информатика» Кафедра: «Информатика и Информационные Технологии»
ЛАБОРАТОРНАЯ РАБОТАНа тему: «Шифраторы, дешифраторы, триггеры»Выполнил:Студент группы 4-ИАТ-2000
Черкасов Андрей ВикторовичНаманган-2003
ШИФРАТОРЫ И ДЕШИФРАТОРЫВ ЭВМ, а также в других устройствах дискретной техники часто возникает необходимость в преобразовании n-разрядного двоичного кода в одноразрядный код с основанием Е=2n или обратного преобразования. Логические устройства, осуществляющие такие преобразования, называются соответственно дешифраторами и шифраторами. Ниже рассмотрим примеры построения шифраторов и дешифраторов на ПЭ (пороговые элементы) и ФН (формальные нейроны).
Сначала рассмотрим схемы дешифратора. Для преобразования n-разрядного двоичного кода дешифратора обычно строится на 2n клапанах (элемент И), каждый из которых имеет n выходов. На входы клапанов подаются наборы двоичных переменных (аргументы), причём прямые значения переменных снимаются с единичных выходов соответствующих триггеров, а инверсные значения – с нулевых выходов. Если n небольшое число, то схема получается однокаскадной и для построения такого дешифратора, требуются ровно 2n элементов. Если же n большое, а число входов клапана ограничено, то схема получается многокаскадной (многоступенчатой) и для построения такого дешифратора требуется значительное количество элементов.
Аналогичное положение имеет место и в случае построения дешифраторов на ПЭ и ФН. Для построения дешифратора на ПЭ в простейшем случае можно взять ПЭ, реализующий функцию И, и построить схему, полностью идентичную схеме на клапанах. При этом пользуются как прямые, так и инверсные значения аргументов, так как дешифратор реализует систему функций
(1-1)
При увеличении разрядности дешифрируемого двоичного кода, чтобы построить одноступенчатую схему, элемент придётся усложнить.
Так, если , то в качестве основного элемента дешифратора можно применить ФН, который используется в других устройствах как приёмный элемент. В этом ФН входные элементы ИЛИ можно рассматривать как элементы И при негативной логике. Снимая информацию с инверсного выхода ФН на подобных элементах, можно реализовать функцию (1-1) дешифратора.
На рисунке 1 показана схема трёхвходового дешифратора на ПЭ. Характерная особенность этого дешифратора в том, что он использует только прямые значения аргументов и работает по синхронному принципу. Если на шину С подан высокий потенциал, то дешифратор открыт и работает надлежащим образом; если же на этой шине имеется низкий потенциал, соответствующий логическому 0, то дешифратор закрыт (блокирован) и на всех его выходах имеются нули. Очевидно, если убрать шину синхроимпульсов и снизить пороги элементов на единицу, то получим асинхронный дешифратор с выходными двухвходовыми элементами.
На рисунке 2 показан другой вариант асинхронного двоично-восьмеричного дешифратора, в котором используются только прямые значения аргументов. Однако недостатком, как этой, так и предыдущей схемы можно считать то, что в них используются разнотипные элементы.
При использовании многовходовых ПЭ с прямым и инверсным выходами дешифратор можно построить на однотипных элементах. На рисунке 3 показан двоично-восьмеричный дешифратор, построенный на однотипных ПЭ, каждый из которых имеет четыре входа с весами +1 и один вход с весом –1, порог +2, прямой и инверсный выходы. Необходимые функции дешифратора (1-1) этим элементом реализуются путём подключения некоторых входов к постоянным логическим уровням 0 или 1 и снятия информации с прямого или инверсного выхода элемента.
Многоступенчатые дешифраторы на ФН и ПЭ строятся точно так же, как на булевых элементах. Поэтому их не будем рассматривать.
В ряде случаев с целью экономии оборудования выгодно дешифратор реализовать не на стандартных логических элементах, а в виде специальной схемы, помещаемой в одном корпусе.
Шифратор выполняет противоположную дешифратору функцию, то есть преобразует одноразрядный код с основанием Е=2n в n-разрядный двоичный код. При построении шифратора на ПЭ и ФН можно использовать элементы, реализующие функцию ИЛИ, с прямыми и инверсными выходами. На рисунке 4 показан пример такого восьмерично двоичного шифратора.
На рисунке 5 показан шифратор, построенный на мажоритарных элементах «2 или более из 3». Выходы МЭ (мажоритарные элементы) попарно объединены, т.е. на выходах реализована операция ИЛИ по высокому уровню (монтажное ИЛИ). Этот шифратор работает по синхронному принципу, то есть двоичный код появляется на его выходе только при поступлении синхроимпульса.
При построении многовходового шифратора, как и в случае булевых элементов, можно использовать многовходовые сборки или построить многоступенчатую схему. Учитывая возможности современной интегральной технологии, шифраторы выгоднее реализовать не на логических элементах, а в виде специальной микросхемы. При этом получается большой выигрыш в оборудовании. На рисунке 6 приведена электрическая схема шифратора, которая пригодна для интегрального исполнения и совместима со схемами нейронных элементов.ТРИГГЕРЫ
Существуют различные типы триггеров на потенциальных элементах: RS-триггеры (синхронные и асинхронные), D-триггеры типов Latche и Edge, RST-, D-, и JK-триггеры типа ведущий-ведомый (Master-Slave) и так далее. Рассмотрим примеры построения таких триггеров на НЛЭ (нейронные логические элементы).
Функцию асинхронного RS-триггера аналитически можно описать следующим образом: (2-1), где
, если
, и p=0, если
. Допустим, что в рассматриваемом триггере комбинация сигналов R=1, S=1 является запрещённой, то есть
. Тогда, обозначая R≡x1 S≡x2, Q(t)≡x3, Q(t+1)=F, получим:
(2-2)
Изображая эту функцию в виде точечной диаграммы, а затем преобразуя её в пороговую диаграмму и синтезируя ФНО по алгоритму синтеза ФН, получим простейшую схему RS-триггера, показанную на рисунке 2-1а. Нетрудно проверить, что при отсутствии сигналов R и S (R=S=0) единичное состояние триггера, то есть возбуждённое состояние нейрона, устойчиво благодаря обратной связи с прямого выхода. Нулевое состояние триггера также устойчиво, так как оно соответствует невозбуждённому состоянию нейрона. При поступлении сигнала R=1 или S=1 состояние нейрона, следовательно, состояние триггера изменяется.
По функции(2-2) можно синтезировать также другие варианты RS-триггера на ФНР, ФНЗ или ФНО, но они не проще данной схемы.
Допустим в триггере разрешается комбинация R=S=1, то есть p=1. Тогда из (2-1) будем иметь: (2-3).
Пользуясь алгоритмом синтеза оптимального нейрона, получим простейший ФН, реализующий эту функцию, то есть схему RS-триггера, которая показана на рисунке 2-1б. Как видно, здесь вместо ФН получен ПЭ. Однако при технической реализации этот ПЭ требует больше компонентов (транзисторов и резисторов), чем ФН, показанный на рисунке 2-1а, так как ПЭ имеет три синаптических входа, а ФН - два (один синаптический вход требует четыре компонента). Элемент ИЛИ в ФН добавляет на синаптический вход всего один транзистор.
Если полученную согласно (2-3) точечную диаграмму подвергать преобразованию типа Px1←→x1 – то получим новую точечную диаграмму, по которой, синтезируя минимальный нейрон, получим схему RS-триггера, показанную на рисунке 2-1в. Как видно, здесь уже требуется один МЭ «2 или более из 3». В этой схеме вход R работает по негативной логике, то есть логической единице соответствует низкий потенциал.
Работу синхронного RS-триггера аналитически можно представить следующей системой функций:
(2-4)
где логическая переменная С соответствует синхроимпульсу. Каждая из этих формул представляет функцию трёх переменных и выражается соответствующей точечной диаграммой.
Синтезируя ФН, реализующие эти функции, получим два идентичных ПЭ с весами +1, +1, +2 и порогом +2. Оба эти ПЭ имеют общую входную переменную С, а по другим аргументам отличаются. Соединяя эти два ПЭ в соответствии с (2-4), получим схему синхронного RS-триггера, показанную на рисунке 2-2б. Если по функции (2-5) синтезировать ФНО, то получается нейрон с аналогичной структурой и другой полярностью синхроимпульса. Здесь и далее принимается, что вход (синапс) НЛЭ возбуждён, если на него подан высокий уровень потенциала.
На рисунке 2-3 приведены схемы простых D-триггеров с R и S входами на ПЭ и ФН. Схемы построены таким образом, что в них полностью отсутствует соревнование (гонка) сигналов. В схемах входы R и S работают по асинхронному принципу, а информационный сигнал D записывается в триггер только при поступлении синхроимпульса. В схеме рисунка 2-3а, вход R работает по негативной логике, т.е. в нормальных условиях при отсутствии сигнала Уст. 0 на входе R имеется высокий уровень потенциала. Здесь используются как прямые, так и инверсные значения синхроимпульсов. В схеме рисунка 2-3б, прямым выходом триггера служит инверсный выход нейрона. Наиболее простой с точки зрения технической реализации является схема рисунка 2-3б.
Рассмотрим работу схемы рисунка 2-3б. При отсутствии входных сигналов схема может находиться в одном из двух устойчивых состояний – нейрон возбуждён (Q=0) и не возбуждён (Q=1). При Q=0, благодаря обратной связи, суммарная активность (σ) синапсов равна +2 или +1 в зависимости от того, что имеется на информационном входе D. Поскольку , то в обоих случаях состояние схемы устойчивое.
Допустим Q=1, D=0б то есть нейрон не возбуждён и на информационном входе имеется низкий потенциал. При поступлении синхроимпульса в нейроне возбуждаются два синапса с весами +2 и –1. Поскольку , то нейрон возбуждается и обратная связь поддерживает это состояние после снятия синхроимпульса. Таким образом, с поступлением синхроимпульса (С) в триггер записывается информация 0, имеющая на входе D. Если к моменту поступления следующего синхроимпульса информация на входе D не изменяется, то состояние 0 триггера также не изменится. Допустим теперь информация на входе сменилась (D=1). Тогда, поскольку С отсутствует, состояние триггера не изменяется, так как в нейроне снова возбуждены два синапса с весами –1 и +2 и
. При поступлении С в нейроне оказываются возбуждёнными все три синапса и, поскольку
, нейрон переходит в невозбуждённое состояние, то есть триггер переключается на 1. В других случаях схема работает аналогичным образом.
В этой схеме, если на информационный вход триггера подавать сигнал и поменять местами выходы, получится D-триггер, информационный вход которого работает по негативной логике.
Рассмотрим триггеры со счётными входами, или так называемые Т-триггеры. В простейшем случае Т-триггер можно построить на двух RS-триггерах типа рисунка 2-2а, с добавлением некоторых входов или вентилей, как это делается обычно при построении Т-триггера на булевых элементах. Однако при этом потребуются 4-6 элементов, то есть схема получается сложной.
На рисунке 2-4 показана схема счётного триггера, построенная на трёх мажоритарных элементах. Для работы в счётном режиме на управляющие входы y1 и y2 подаётся постоянно высокий уровень потенциала 1. При каждом поступлении счётного сигнала Т выход Q-триггера переключается в противоположное состояние, причём рабочим перепадом является отрицательный перепад счётного сигнала, то есть триггер работает по принципу Master-Slave, МЭ1 и МЭ2 образуют ведущий триггер, а МЭ3-ведомый. На рисунке 2-4 справа показана временная диаграмма работы триггера. Максимальная частота переключения этого триггера в счётном режиме равна: , где τ-задержка одного элемента.
На рисунке 2-5 приведены схемы Т- и RST-триггеров, построенных на двух ФНР и ФНО соответственно. Обе схемы работают согласно временной диаграмме, приведённой на рисунке 2-5 внизу. Верхний нейрон Нм реагирует на положительный перепад счётного сигнала и называется ведущим (Master) элементом, а нижний нейрон Нs реагирует на отрицательный перепад счётного сигнала и называется ведомым (Slave) элементом. Ведомый нейрон Нs напоминает предыдущее состояние триггера на время, равное длительности запускающего сигнала. Это свойство схемы в некоторый момент времени содержать в себе информацию как о текущем, так и о предыдущем состоянии – очень важно. Как будет показано далее, оно широко используется при построении логических устройств на таких триггерах.
Рассмотрим работу триггера рисунка 2-5а. Допустим, что триггер находится в состоянии 0, то есть Q’=Q=0, и на вход Т поступает сигнал (высокий потенциал). Этот сигнал возбуждает нейрон Нм через синапс с весом +1, а нейрон Нs остаётся в невозбуждённом состоянии, поскольку в нём до переключения Нм возбуждены два синапса с весами +1 и –2 и суммарная активность, а после переключения Нм возбуждены все три синапса с весами +1 и –2 и суммарная активность
. Таким образом, пока на входе Т стоит высокий потенциал, Нм находится в возбуждённом состоянии, а Нs – в невозбуждённом. После снятия сигнала на входе Т (подан низкий потенциал) нейрон Нs также переходит в возбуждённое состояние благодаря синапсу, связанному с выходом Q’, а нейрон Нм не изменяет своего состояния. Следовательно, за один период входного сигнала триггер переключается полностью из состояния 0 в состояние 1. Обратное переключение из состояния 1 в состояние 0 происходит аналогичным образом.
Максимальное быстродействие триггера на рисунке 2-5 в счётном режиме равно: . Для установки триггера в состояние 0 или 1 достаточно на соответствующий вход подать положительный импульс с длительностью
, то есть R- и S- входы триггера работают по асинхронному принципу.
На рисунке 2-6 показан ведущий-ведомый (Master-Slave) D-триггер (далее будем называть MSD-триггером) с пара фазным входом и временная диаграмма его работы. При поступлении синхроимпульса его положительный перепад записывает информацию D в ведущем нейроне Нм, при этом состояние ведомого нейрона остаётся прежним. Отрицательный перепад синхроимпульса, состояние ведущего нейрона записывает в ведомом нейроне Нs. Как видно, информация на выходе этого триггера появляется с задержкой, равной длительности синхроимпульса. Поэтому этот триггер иногда называют также задержанным D-триггером в отличие от простого D-триггера.
Как известно, универсальным типом триггера является JK-триггер, который может работать как в режиме синхронного RS-триггера, так и в режиме Т-триггера и MSD-триггера. Рассмотренный на рисунке 2-4 Т-триггер можно превратить в JK-триггер, если на управляющие входы y1 и y2 подать сигналы J и K соответственно, а на вход Т подать синхроимпульсы. Если же на вход у1 подать сигнал D, а на вход y2 - сигнал, то этот триггер превратится в MSD-триггер с парафазным входом.
На рисунке 2-7 приведена схема JK-триггера на ИЛИ – нейронах. Хотя в схеме используются прямое и инверсное значения тактирующего сигнала, но соревнование (гонка) сигналов полностью отсутствует. При J=K=1 тактирующий сигнал не влияет на триггер. Если J=K=0 или эти входы объединены с входом
, то триггер работает в счётном режиме, то есть превращается в Т-триггер. В остальных случаях тактирующий сигнал записывает входную информацию в триггер, причём снова верхний нейрон является ведущим, а нижний - ведомым.
Рассмотрим работу приведённого JK-триггера. В исходном состоянии отсутствует тактирующий сигнал, то есть C=0, а
. При этом триггер может находиться либо в состоянии 0, либо в 1. Оба эти состояния триггера устойчивые. Действительно, допустим триггер находится в состоянии 0. Это означает, что Q=Q’=0. Нм не возбуждён, так как в нём возбуждены один положительный и один отрицательный входы, сумма весов которых меньше порога (+1). Следовательно, состояние Нм устойчивое. В Нs возбуждён отрицательный вход, связанный с
. Поэтому состояние Нs также устойчивое.
Аналогичным образом устойчиво также единичное состояние триггера, когда Q=Q’=1, благодаря обратным связям с прямых выходов нейронов к своим же положительным входам.
При отсутствии тактирующего сигнала (С=0) изменение информации на входах J и K не влияет на триггер. Допустим триггер находится в состоянии 0 и J=1, K=0. Пока С=0, то есть , сигнала J не действует на положительный вход Нм, связанный с элементом ИЛИ, остаётся возбуждённым, так как J=1, а тормозящий вход гасится, так как К=0. В результате Нм возбуждается, то есть Q’=1. Этот сигнал не может возбуждать Нs пока С=1. При снятии тактирующего сигнала высокий потенциал выхода Q’ поддерживает Нм в возбуждённом состоянии и одновременно возбуждает Нs, то есть получается Q=1.
Таким образом, положительный перепад тактирующего сигнала переключает Нм, а отрицательный перепад – Hs. В итоге после одного тактирующего импульса триггер переключается из состояния 0 в состояние 1.
В этом состоянии, когда Q=1, J=1, K=0, при повторном поступлении тактирующего сигнала состояние Нм, следовательно, и состояние всего триггера не изменится, так как при С=1,
оба входа Нм остаются возбуждёнными, причём положительный вход от сигнала J, отрицательный вход от сигнала Q.
При соединении входов J и K с входом или при подаче на входы J и K постоянного низкого потенциала (J=K=0) триггер изменяет своё состояние на противоположное при каждом поступлении тактирующего сигнала С, то есть превратиться в Т-триггер.
Работу описанного JK-триггера можно выразить следующим образом:
, где Q(t) – состояние триггера в момент t.
Если на входы J и K триггера подавать инверсные значения сигналов, то триггер будет работать аналогичным образом. Для перехода в счётный режим необходимо на эти входы подавать сигнал 1 или объединить их со сходом С.
На рисунке 2-8 показан вариант JK-триггера, где используются однополярные тактирующие сигналы C и все выходы работают по позитивной логике.
Можно привести множество других вариантов триггеров, построенных на ПЭ и ФН различных типов.
- С.О.Мкртчян «Проектирование логических устройств ЭВМ на нейронных элементах», Москва, «Энергия», 1977, Стр.74-78
- С.О.Мкртчян «Проектирование логических устройств ЭВМ на нейронных элементах», Москва, «Энергия», 1977, Стр.40-49
www.coolreferat.com
Реферат Шифраторы и дешифраторы
Пензенский государственный университетКафедра «Автоматика и телемеханика»
Отчёт
о выполнении лабораторной работы«Шифраторы и дешифраторы»Выполнил:
Ревунов М.С.
Проверил:
Пащенко В. В.Пенза, 2011
Цель работы: исследование схем шифраторов и дешифраторов.Программа работы:
1.Проанализировать работу шифратора.
Рисунок 1 - схема шифратора.
Составить таблицу соответствия нажатой клавиши и прямого двоичного кода на выходе микросхемы.
| Цифра | Нажатая клавиша | Двоичный код | |||||||||
| 0 | 1 | 2 | 3 | 4 | 5 | 6 | 7 | ||||
| 0 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 0 |
| 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 0 | 1 |
| 2 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 0 |
| 3 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 0 | 1 | 1 |
| 4 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 1 | 0 | 0 |
| 5 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 0 | 1 |
| 6 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 | 0 |
| 7 | 1 | 1 | 1 | 1 | 1 | 1 | 1 | 0 | 1 | 1 | 1 |
2. Составить таблицу истинности работы дешифратора.
Рисунок 2 – дешифратор.
| Двоичный код | Десятичный | |||
| Ключ4 | Ключ3 | Ключ2 | Ключ1 | Выход (№) |
| 0 | 0 | 0 | 0 | 0 |
| 0 | 0 | 0 | 1 | 1 |
| 0 | 0 | 1 | 0 | 2 |
| 0 | 0 | 1 | 1 | 3 |
| 0 | 1 | 0 | 0 | 4 |
| 0 | 1 | 0 | 1 | 5 |
| 0 | 1 | 1 | 0 | 6 |
| 0 | 1 | 1 | 1 | 7 |
| 1 | 0 | 0 | 0 | 8 |
| 1 | 0 | 0 | 1 | 9 |
| 1 | 0 | 1 | 0 | 10 |
| 1 | 0 | 1 | 1 | 11 |
| 1 | 1 | 0 | 0 | 12 |
| 1 | 1 | 0 | 1 | 13 |
| 1 | 1 | 1 | 0 | 14 |
| 1 | 1 | 1 | 1 | 15 |
Последовательность заполнения генератора слова.
bukvasha.ru
Реферат : Шифраторы, дешифраторы, триггеры
Министерство Высшего и Среднего Специального
Образования Республики Узбекистан
Наманганский Инженерно-Педагогический Институт
Факультет: «Информатика»
Кафедра: «Информатика и Информационные Технологии»
ЛАБОРАТОРНАЯ РАБОТА
На тему: «Шифраторы, дешифраторы, триггеры»
Выполнил:
Студент группы 4-ИАТ-2000
Черкасов Андрей Викторович
Наманган-2003
ШИФРАТОРЫ И ДЕШИФРАТОРЫ
В ЭВМ, а также в других устройствах дискретной техники часто возникает необходимость в преобразовании n-разрядного двоичного кода в одноразрядный код с основанием Е=2n или обратного преобразования. Логические устройства, осуществляющие такие преобразования, называются соответственно дешифраторами и шифраторами. Ниже рассмотрим примеры построения шифраторов и дешифраторов на ПЭ (пороговые элементы) и ФН (формальные нейроны).
Сначала рассмотрим схемы дешифратора. Для преобразования n-разрядного двоичного кода дешифратора обычно строится на 2n клапанах (элемент И), каждый из которых имеет n выходов. На входы клапанов подаются наборы двоичных переменных (аргументы), причём прямые значения переменных снимаются с единичных выходов соответствующих триггеров, а инверсные значения – с нулевых выходов. Если n небольшое число, то схема получается однокаскадной и для построения такого дешифратора, требуются ровно 2n элементов. Если же n большое, а число входов клапана ограничено, то схема получается многокаскадной (многоступенчатой) и для построения такого дешифратора требуется значительное количество элементов.
Аналогичное положение имеет место и в случае построения дешифраторов на ПЭ и ФН. Для построения дешифратора на ПЭ в простейшем случае можно взять ПЭ, реализующий функцию И, и построить схему, полностью идентичную схеме на клапанах. При этом пользуются как прямые, так и инверсные значения аргументов, так как дешифратор реализует систему функций
(1-1)
Рис. 1. Синхронный Рис. 2. Асинхронный
дешифратор на три дешифратор на три
входа входа
При увеличении разрядности дешифрируемого двоичного кода, чтобы построить одноступенчатую схему, элемент придётся усложнить.Так, если 
, то в качестве основного элемента дешифратора можно применить ФН, который используется в других устройствах как приёмный элемент. В этом ФН входные элементы ИЛИ можно рассматривать как элементы И при негативной логике. Снимая информацию с инверсного выхода ФН на подобных элементах, можно реализовать функцию (1-1) дешифратора.
На рисунке 1 показана схема трёхвходового дешифратора на ПЭ. Характерная особенность этого дешифратора в том, что он использует только прямые значения аргументов и работает по синхронному принципу. Если на шину С подан высокий потенциал, то дешифратор открыт и работает надлежащим образом; если же на этой шине имеется низкий потенциал, соответствующий логическому 0, то дешифратор закрыт (блокирован) и на всех его выходах имеются нули. Очевидно, если убрать шину синхроимпульсов и снизить пороги элементов на единицу, то получим асинхронный дешифратор с выходными двухвходовыми элементами.
На рисунке 2 показан другой вариант асинхронного двоично-восьмеричного дешифратора, в котором используются только прямые значения аргументов. Однако недостатком, как этой, так и предыдущей схемы можно считать то, что в них используются разнотипные элементы.
Рис. 4. Асинхронный
Восьмерично-двоичный шифратор
Рис. 5. Синхронный восьмерично-двоичный шифратор на МЭ
Рис. 6. Электрическая схема восьмерично-двоичного шифратора на переключателях тока
При использовании многовходовых ПЭ с прямым и инверсным выходами дешифратор можно построить на однотипных элементах. На рисунке 3 показан двоично-восьмеричный дешифратор, построенный на однотипных ПЭ, каждый из которых имеет четыре входа с весами +1 и один вход с весом –1, порог +2, прямой и инверсный выходы. Необходимые функции дешифратора (1-1) этим элементом реализуются путём подключения некоторых входов к постоянным логическим уровням 0 или 1 и снятия информации с прямого или инверсного выхода элемента.Многоступенчатые дешифраторы на ФН и ПЭ строятся точно так же, как на булевых элементах. Поэтому их не будем рассматривать.
Рис. 3. Асинхронный
дешифратор на однотипных ПЭ
входа входа
В ряде случаев с целью экономии оборудования выгодно дешифратор реализовать не на стандартных логических элементах, а в виде специальной схемы, помещаемой в одном корпусе.Шифратор выполняет противоположную дешифратору функцию, то есть преобразует одноразрядный код с основанием Е=2n в n-разрядный двоичный код. При построении шифратора на ПЭ и ФН можно использовать элементы, реализующие функцию ИЛИ, с прямыми и инверсными выходами. На рисунке 4 показан пример такого восьмерично двоичного шифратора.
На рисунке 5 показан шифратор, построенный на мажоритарных элементах «2 или более из 3». Выходы МЭ (мажоритарные элементы) попарно объединены, т.е. на выходах реализована операция ИЛИ по высокому уровню (монтажное ИЛИ). Этот шифратор работает по синхронному принципу, то есть двоичный код появляется на его выходе только при поступлении синхроимпульса.
При построении многовходового шифратора, как и в случае булевых элементов, можно использовать многовходовые сборки или построить многоступенчатую схему.
Учитывая возможности современной интегральной технологии, шифраторы выгоднее реализовать не на логических элементах, а в виде специальной микросхемы. При этом получается большой выигрыш в оборудовании. На рисунке 6 приведена электрическая схема шифратора, которая пригодна для интегрального исполнения и совместима со схемами нейронных элементов.
ТРИГГЕРЫ
Существуют различные типы триггеров на потенциальных элементах: RS-триггеры (синхронные и асинхронные), D-триггеры типов Latche и Edge, RST-, D-, и JK-триггеры типа ведущий-ведомый (Master-Slave) и так далее. Рассмотрим примеры построения таких триггеров на НЛЭ (нейронные логические элементы).
Функцию асинхронного RS-триггера аналитически можно описать следующим образом: 
(2-1), где 
, если 
, и p=0, если 
. Допустим, что в рассматриваемом триггере комбинация сигналов R=1, S=1 является запрещённой, то есть 
. Тогда, обозначая R≡x1 S≡x2, Q(t)≡x3, Q(t+1)=F, получим:
(2-2)
Изображая эту функцию в виде точечной диаграммы, а затем преобразуя её в пороговую диаграмму и синтезируя ФНО по алгоритму синтеза ФН, получим простейшую схему RS-триггера, показанную на рисунке 2-1а. Нетрудно проверить, что при отсутствии сигналов R и S (R=S=0) единичное состояние триггера, то есть возбуждённое состояние нейрона, устойчиво благодаря обратной связи с прямого выхода. Нулевое состояние триггера также устойчиво, так как оно соответствует невозбуждённому состоянию нейрона. При поступлении сигнала R=1 или S=1 состояние нейрона, следовательно, состояние триггера изменяется.
По функции(2-2) можно синтезировать также другие варианты RS-триггера на ФНР, ФНЗ или ФНО, но они не проще данной схемы.
Допустим в триггере разрешается комбинация R=S=1, то есть p=1. Тогда из (2-1) будем иметь: (2-3).
Пользуясь алгоритмом синтеза оптимального нейрона, получим простейший ФН, реализующий эту функцию, то есть схему RS-триггера, которая показана на рисунке 2-1б. Как видно, здесь вместо ФН получен ПЭ. Однако при технической реализации этот ПЭ требует больше компонентов (транзисторов и резисторов), чем ФН, показанный на рисунке 2-1а, так как ПЭ имеет три синаптических входа, а ФН - два (один синаптический вход требует четыре компонента). Элемент ИЛИ в ФН добавляет на синаптический вход всего один транзистор.
Если полученную согласно (2-3) точечную диаграмму подвергать преобразованию типа Px1←→x1 – то получим новую точечную диаграмму, по которой, синтезируя минимальный нейрон, получим схему RS-триггера, показанную на рисунке 2-1в. Как видно, здесь уже требуется один МЭ «2 или более из 3». В этой схеме вход R работает по негативной логике, то есть логической единице соответствует низкий потенциал.
Работу синхронного RS-триггера аналитически можно представить следующей системой функций:
(2-4)
где логическая переменная С соответствует синхроимпульсу. Каждая из этих формул представляет функцию трёх переменных и выражается соответствующей точечной диаграммой.
Синтезируя ФН, реализующие эти функции, получим два идентичных ПЭ с весами +1, +1, +2 и порогом +2. Оба эти ПЭ имеют общую входную переменную С, а по другим аргументам отличаются. Соединяя эти два ПЭ в соответствии с (2-4), получим схему синхронного RS-триггера, показанную на рисунке 2-2б. Если по функции (2-5) синтезировать ФНО, то получается нейрон с аналогичной структурой и другой полярностью синхроимпульса. Здесь и далее принимается, что вход (синапс) НЛЭ возбуждён, если на него подан высокий уровень потенциала.
Рис. 2-3. Простые RSD-триггеры (защёлки)
На рисунке 2-3 приведены схемы простых D-триггеров с R и S входами на ПЭ и ФН. Схемы построены таким образом, что в них полностью отсутствует соревнование (гонка) сигналов. В схемах входы R и S работают по асинхронному принципу, а информационный сигнал D записывается в триггер только при поступлении синхроимпульса. В схеме рисунка 2-3а, вход R работает по негативной логике, т.е. в нормальных условиях при отсутствии сигнала Уст. 0 на входе R имеется высокий уровень потенциала. Здесь используются как прямые, так и инверсные значения синхроимпульсов. В схеме рисунка 2-3б, прямым выходом триггера служит инверсный выход нейрона. Наиболее простой с точки зрения технической реализации является схема рисунка 2-3б. Рассмотрим работу схемы рисунка 2-3б. При отсутствии входных сигналов схема может находиться в одном из двух устойчивых состояний – нейрон возбуждён (Q=0) и не возбуждён (Q=1). При Q=0, благодаря обратной связи, суммарная активность (σ) синапсов равна +2 или +1 в зависимости от того, что имеется на информационном входе D. Поскольку 
, то в обоих случаях состояние схемы устойчивое.
Рис. 2-4. Счётный триггер на МЭ
Допустим Q=1, D=0б то есть нейрон не возбуждён и на информационном входе имеется низкий потенциал. При поступлении синхроимпульса в нейроне возбуждаются два синапса с весами +2 и –1. Поскольку
, то нейрон возбуждается и обратная связь поддерживает это состояние после снятия синхроимпульса. Таким образом, с поступлением синхроимпульса (С) в триггер записывается информация 0, имеющая на входе D. Если к моменту поступления следующего синхроимпульса информация на входе D не изменяется, то состояние 0 триггера также не изменится. Допустим теперь информация на входе сменилась (D=1). Тогда, поскольку С отсутствует, состояние триггера не изменяется, так как в нейроне снова возбуждены два синапса с весами –1 и +2 и 
. При поступлении С в нейроне оказываются возбуждёнными все три синапса и, поскольку 
, нейрон переходит в невозбуждённое состояние, то есть триггер переключается на 1. В других случаях схема работает аналогичным образом. В этой схеме, если на информационный вход триггера подавать сигнал
и поменять местами выходы, получится D-триггер, информационный вход которого работает по негативной логике.
Рассмотрим триггеры со счётными входами, или так называемые Т-триггеры. В простейшем случае Т-триггер можно построить на двух RS-триггерах типа рисунка 2-2а, с добавлением некоторых входов или вентилей, как это делается обычно при построении Т-триггера на булевых элементах. Однако при этом потребуются 4-6 элементов, то есть схема получается сложной.
На рисунке 2-4 показана схема счётного триггера, построенная на трёх мажоритарных элементах. Для работы в счётном режиме на управляющие входы y1 и y2 подаётся постоянно высокий уровень потенциала 1. При каждом поступлении счётного сигнала Т выход Q-триггера переключается в противоположное состояние, причём рабочим перепадом является отрицательный перепад счётного сигнала, то есть триггер работает по принципу Master-Slave, МЭ1 и МЭ2 образуют ведущий триггер, а МЭ3-ведомый. На рисунке 2-4 справа показана временная диаграмма работы триггера. Максимальная частота переключения этого триггера в счётном режиме равна: 
, где τ-задержка одного элемента.
Н
Рис. 2-5. T-триггеры типа MS на ФН
а рисунке 2-5 приведены схемы Т- и RST-триггеров, построенных на двух ФНР и ФНО соответственно. Обе схемы работают согласно временной диаграмме, приведённой на рисунке 2-5 внизу. Верхний нейрон Нм реагирует на положительный перепад счётного сигнала и называется ведущим (Master) элементом, а нижний нейрон Нs реагирует на отрицательный перепад счётного сигнала и называется ведомым (Slave) элементом. Ведомый нейрон Нs напоминает предыдущее состояние триггера на время, равное длительности запускающего сигнала. Это свойство схемы в некоторый момент времени содержать в себе информацию как о текущем, так и о предыдущем состоянии – очень важно. Как будет показано далее, оно широко используется при построении логических устройств на таких триггерах. Рассмотрим работу триггера рисунка 2-5а. Допустим, что триггер находится в состоянии 0, то есть Q’=Q=0, и на вход Т поступает сигнал (высокий потенциал). Этот сигнал возбуждает нейрон Нм через синапс с весом +1, а нейрон Нs остаётся в невозбуждённом состоянии, поскольку в нём до переключения Нм возбуждены два синапса с весами +1 и –2 и суммарная активность
, а после переключения Нм возбуждены все три синапса с весами +1 и –2 и суммарная активность
. Таким образом, пока на входе Т стоит высокий потенциал, Нм находится в возбуждённом состоянии, а Нs – в невозбуждённом. После снятия сигнала на входе Т (подан низкий потенциал) нейрон Нs также переходит в возбуждённое состояние благодаря синапсу, связанному с выходом Q’, а нейрон Нм не изменяет своего состояния. Следовательно, за один период входного сигнала триггер переключается полностью из состояния 0 в состояние 1. Обратное переключение из состояния 1 в состояние 0 происходит аналогичным образом.
Максимальное быстродействие триггера на рисунке 2-5 в счётном режиме равно: 
. Для установки триггера в состояние 0 или 1 достаточно на соответствующий вход подать положительный импульс с длительностью 
, то есть R- и S- входы триггера работают по асинхронному принципу.
Рис. 2-6. D-триггер типа MS с парафазным входом
На рисунке 2-6 показан ведущий-ведомый (Master-Slave) D-триггер (далее будем называть MSD-триггером) с пара фазным входом и временная диаграмма его работы. При поступлении синхроимпульса его положительный перепад записывает информацию D в ведущем нейроне Нм, при этом состояние ведомого нейрона остаётся прежним. Отрицательный перепад синхроимпульса, состояние ведущего нейрона записывает в ведомом нейроне Нs. Как видно, информация на выходе этого триггера появляется с задержкой, равной длительности синхроимпульса. Поэтому этот триггер иногда называют также задержанным D-триггером в отличие от простого D-триггера. Как известно, универсальным типом триггера является JK-триггер, который может работать как в режиме синхронного RS-триггера, так и в режиме Т-триггера и MSD-триггера. Рассмотренный на рисунке 2-4 Т-триггер можно превратить в JK-триггер, если на управляющие входы y1 и y2 подать сигналы J и K соответственно, а на вход Т подать синхроимпульсы. Если же на вход у1 подать сигнал D, а на вход y2 - сигнал, то этот триггер превратится в MSD-триггер с парафазным входом.
На рисунке 2-7 приведена схема JK-триггера на ИЛИ – нейронах. Хотя в схеме используются прямое и инверсное значения тактирующего сигнала, но соревнование (гонка) сигналов полностью отсутствует. При J=K=1 тактирующий сигнал не влияет на триггер. Если J=K=0 или эти входы объединены с входом 
, то триггер работает в счётном режиме, то есть превращается в Т-триггер. В остальных случаях тактирующий сигнал записывает входную информацию в триггер, причём снова верхний нейрон является ведущим, а нижний - ведомым.
Рис. 2-7. JK-триггер
типа MS на ФНО
Рассмотрим работу приведённого JK-триггера. В исходном состоянии отсутствует тактирующий сигнал, то есть C=0, а
. При этом триггер может находиться либо в состоянии 0, либо в 1. Оба эти состояния триггера устойчивые. Действительно, допустим триггер находится в состоянии 0. Это означает, что Q=Q’=0. Нм не возбуждён, так как в нём возбуждены один положительный и один отрицательный входы, сумма весов которых меньше порога (+1). Следовательно, состояние Нм устойчивое. В Нs возбуждён отрицательный вход, связанный с 
. Поэтому состояние Нs также устойчивое. Аналогичным образом устойчиво также единичное состояние триггера, когда Q=Q’=1, благодаря обратным связям с прямых выходов нейронов к своим же положительным входам.
При отсутствии тактирующего сигнала (С=0) изменение информации на входах J и K не влияет на триггер. Допустим триггер находится в состоянии 0 и J=1, K=0. Пока С=0, то есть , сигнала J не действует на положительный вход Нм, связанный с элементом ИЛИ, остаётся возбуждённым, так как J=1, а тормозящий вход гасится, так как К=0. В результате Нм возбуждается, то есть Q’=1. Этот сигнал не может возбуждать Нs пока С=1. При снятии тактирующего сигнала высокий потенциал выхода Q’ поддерживает Нм в возбуждённом состоянии и одновременно возбуждает Нs, то есть получается Q=1.
Таким образом, положительный перепад тактирующего сигнала переключает Нм, а отрицательный перепад – Hs. В итоге после одного тактирующего импульса триггер переключается из состояния 0 в состояние 1.
Рис. 2-8. Вариант JK-триггера на ФНР
В этом состоянии, когда Q=1, J=1, K=0, при повторном поступлении тактирующего сигнала состояние Нм, следовательно, и состояние всего триггера не изменится, так как при С=1,
оба входа Нм остаются возбуждёнными, причём положительный вход от сигнала J, отрицательный вход от сигнала Q. При соединении входов J и K с входом или при подаче на входы J и K постоянного низкого потенциала (J=K=0) триггер изменяет своё состояние на противоположное при каждом поступлении тактирующего сигнала С, то есть превратиться в Т-триггер.
Работу описанного JK-триггера можно выразить следующим образом:
, где Q(t) – состояние триггера в момент t.
Если на входы J и K триггера подавать инверсные значения сигналов, то триггер будет работать аналогичным образом. Для перехода в счётный режим необходимо на эти входы подавать сигнал 1 или объединить их со сходом С.
На рисунке 2-8 показан вариант JK-триггера, где используются однополярные тактирующие сигналы C и все выходы работают по позитивной логике.
Можно привести множество других вариантов триггеров, построенных на ПЭ и ФН различных типов.
ИСПОЛЬЗОВАННАЯ ЛИТЕРАТУРА
С.О.Мкртчян «Проектирование логических устройств ЭВМ на нейронных элементах», Москва, «Энергия», 1977, Стр.74-78
С.О.Мкртчян «Проектирование логических устройств ЭВМ на нейронных элементах», Москва, «Энергия», 1977, Стр.40-49
topref.ru
Генераторы, шифраторы, дешифраторы диспетчерской централизации
ГЕНЕРАТОРЫ, ШИФРАТОРЫ И ДЕШИФРАТОРЫ ИМПУЛЬСНЫХ ПРИЗНАКОВ
1. Общие сведения
ГЕНЕРАТОРЫ ИМПУЛЬСНЫХ ПРИЗНАКОВ
Для выработки сигнальных импульсов в соответствии с передаваемым сообщением используются генераторы импульсных признаков (модуляторы).
Схемы таких генераторов классифицируют по модулируемому импульсному признаку, т.е. различают генераторы частоты, фазы, амплитуды, длительности, полярности и т.д. В частности, для выработки широко используемых частотных признаков служат генераторы частоты, выполняемые по структуре блокинг-генераторов.
В отличие от рассмотренных тактовых генераторов такие схемы содержат дополнительные элементы, предназначенные для изменения частоты генерации, для согласования генератора с каналом связи, для включения его в работу.
Задающий каскад двухчастотного генератора из системы ДЦ «Нева», используемого для модуляции сигналов ТС (рис. 1), выполнен на транзисторе VT1, транзистор VT2 служит для включения генератора, транзистор VT3 обеспечивает переключение генератора с одной частоты на другую, выходной сигнал формируется каскадом на транзисторе VT4.
Рис. 1. Схема двухчастотного генератора импульсных признаков
При наличии потенциала сигнала 0 на входе Вх1 транзистор VT2 открыт, диоды VD2 и VD3 смещены его коллекторным током в прямом направлении и тем самым обмотка Wi нагружена на малое сопротивление открытых диодов. В этих условиях незатухающие колебания в контуре w1--С1 возникнуть не могут, и генератор не работает.
Сигнал 1, поданный на вход Bxl, включает генератор, так как VT2 закрывается и исчезает шунтирующее действие на контур диодов VD2 и VD3. Это приводит к возбуждению блокинг-генератора и появлению частоты в канале связи.
Значение частоты, вырабатываемой генератором, зависит от состояния транзистора VT3.Если он закрыт, то выходной транзистор VT4 управляется частотой, определяемой основным контуром w1--Cl.При подаче на вход Вх2 потенциала сигнала 1 транзистор VT3 открывается и происходит подключение дополнительного контура W3--С2, что приводит к уменьшению частоты, вырабатываемой генератором. В закрытом состоянии транзистора VT3 сопротивление диода VD1 велико и обмотка w не нагружена. При смещении VD1 коллекторным током VT3 обмотка w2 нагружена на конденсатор С2. С этого момента период колебаний блокинг-генератора определяется суммарным значением емкостей и индуктивностей основного контура {wi--01} и дополнительного (ws--С2).Напряжение, снимаемое с выходной обмотки w6, управляет выходным транзистором VT4 через полосовой фильтр ПФ на элементах L1, СЗ, С4, L2, С6, исключающий помехи в линии связи во время переходных процессов в генераторе при переключениях.В отличие от схемы двухчастотного генератора в коллекторную цепь транзистора VT1 четырехчастотного генератора, используемого в системе ДЦ «Нева» для организации сигналов ТУ (рис. 2), включены два колебательных контура (wi--СЗ и mi--С5) на основе трансформаторов Т1 и Т2. В свою очередь каждый из контуров может быть перестроен с основной частоты на другую за счет подключения соответствующего дополнительного конденсатора или С6.С4
Рис. 2 Схема четырехчастотного генератораНормально на внешних входах генератора (Bxl--ВхЗ) присутствует потенциал «О» и обмотка Wg трансформатора Т2 шунтирована через открытые диоды VD4 и VD5. Это означает, что в рабочем состоянии находится только контур Wi--СЗ, он и определяет частоту, вырабатываемую генератором.Подача сигнала 1 на вход Вх2 приводит к выключению работающего контура и включению контура Wi--С5. Соответственно потенциал «I» на входе Вх1 или ВхЗ приводит к подключению дополнительного конденсатора С4 или С6 к контуру и вызывает понижение вырабатываемой частоты.В остальном различия в схемах двух- и четырехчастотных генераторов несущественны.Сложность генераторов импульсных признаков существенно зависит от модулируемых признаков. Например, полярные импульсные признаки часто используют в системах телемеханики из-за простоты реализации и высокой помехоустойчивости.Нормально на вход Вх2 генератора полярных признаков в системе СКЦ (рис. 3) подан потенциал «О» и в линии сигнал отсутствует. Управление генератором при передаче сигналов производится по обоим входам. Если понизить потенциал только на входе Вх2, то в линию будет послан импульс с трансформатора Т2 (пассивное качество). Одновременное понижение потенциалов на входах Вх1 и Вх2 приводит к открытию транзисторов VT15, VT16, и соответственно посылке импульса, определяемого трансформатором Т1 (активное качество).Рис.3. Схема генератора полярных импульсовВторичные обмотки Т1 и Т2 включены в линию таким образом, что каждая из них образует в линии сигнальный ток противоположного направления (полярности). Максимальная длительность импульса зависит от времени перемагничивания импульсного трансформатора.Примером наиболее сложного генератора импульсных признаком может служить схема, используемая в ДЦ системы «Луч» для образования импульсов с относительной фазовой модуляцией.В этой системе для передачи сигналов 0 и 1 используются три значения фазы импульсов (рд, <рв и (рс, различающиеся на 120°.Сигнальное значение имеет не сама фаза текущего импульса, а ее значение относительно предыдущего. Так, сигналам 1 соответствуют переходы фазы в направлении фд--"фв-- (рс фа, а сигналам 0 -- обратные переходы (рд--*-(рс--"(рв^фа.Основу модулятора (рис. 4.) составляют три триггера, предназначенные для запоминания фазы переданного импульса. Из восьми возможных состояний этих триггеров используемыми (разрешенными) являются только три (фаза А--000, фаза В--110, фаза С--101) и они дешифрируются тремя элементами И-НЕ, обозначенными соответственно А, В и С. При случайных переходах тригггеров в запрещенные комбинации происходит их автоматическая установка в состояние 000 с помощью специальной схемы, контролирующей появление на выходах дешифратора состояния . В любой разрешенной комбинации сигнал 1, имеющийся на выходе одного из инвертирующих элементов А, В и С, будет периодически совпадать со значениями сигнала на одном из выходов А, В и С разделителя фаз. Последний непрерывно вырабатывает под воздействием тактовых сигналов три последовательности прямоугольных импульсов с относительным сдвигом фаз на 120°.Таким образом, при стабильном состоянии триггеров А, В и С в канал связи поступает одна из последовательностей импульсов разделителя фаз, не имеющая сигнального значения.Для посылки сигнала 1 или 0 необходимо изменить фазу очередного импульса относительно текущего на 120° в одном или другом направлении. Подготовку и осуществление таких переходов производит специальная схема на входах триггеров А, В и С. Эта схема содержит шесть элементов И-НЕ подготовки перехода (переход из одной фазы в другую, осуществляемый данным элементом, соответствует обозначениям на его входе и выходе), а также три исполнительных элемента И-НЕ, определяющих момент переключения триггеров при посылке импульсов сигналов телеуправления (ТУ) или цикловой синхронизации (ЦС).Каждый элемент подготовки удерживает свой триггер в исходном состоянии в момент смены состояний двух других триггеров. Ситуация определяется сигналом 1 на входе подготовки (передача единицы или нуля) и состоянием триггеров после предыдущего импульса (сигнал 1 на входе А, В или С элемента подготовки). На выходе элемента подготовки, выбранного таким образом, будет сигнал 0 и соответствующий триггер не сможет переключиться при подаче управляющего сигнала от исполнительных элементов.Рис. 4. Схема модулятора при относительной фазовой модуляцииНормально на входах исполнительных элементов присутствует сигнал 1, а на выходах--0. Перед посылкой очередного импульса сигнала ТУ или ЦС происходит смена сигнала 1 на 0. Время, в течение которого сохраняется это состояние, является периодом подготовки триггеров к переключению. Само переключение происходит с возвратом исполнительных элементов в исходное состояние. Переключаются те два триггера, у которых на входы С с выходов элементов подготовки не был подан сигнал 0.Элементы подготовки управляются цепями шифратора, а управление исполнительными элементами осуществляется со стороны узла, контролирующего длительность посылок (узел включения передачи).Число модуляторов всегда соответствует числу одновременно используемых неперекрывающихся импульсных признаков. Каждый модулятор рассчитан на одну, две или более градаций последовательно используемых признаков.Любой модулятор посылает в канал связи импульс с признаком, соответствующим передаваемому двоичному сообщению, т. е. вырабатывает одноэлементный сигнал (при распределительной селекции" и частотном разделении) или элемент многоразрядного сигнала.ШИФРАТОРЫ
В системах телемеханики по способу преобразований исходных данных можно выделить два вида шифраторов: шифраторы импульсных признаков (ШФИП) и шифраторы комбинаций (ШФК).
Шифраторы импульсных признаков. Преобразование множества двоичных сообщений п в тождественное ему множество сигналов, соответствующих содержанию регистра сообщений, осуществляют шифраторы импульсных признаков. По сути, ШФИП составляют кодер канала. В зависимости от типа системы эти п разрядов регистров кода могут содержать независимые сообщения или элементы сложного сообщения. Опрос разрядов может происходить одновременно (рис. 4.27,а) или последова-тельно во времени (рис. 4.27,6).
При параллельной передаче содержания регистра (см. рис. 4.27,а) каждый разряд связан со своим модулятором и обеспечивает перевод модулятора на выработку импульсного признака в соответствии с состоянием разряда.
При последовательной передаче сигналов (см. рис. 4.27,6) используется один модулятор с числом управляющих цепей, соответствующим числу импульсов в сложном сигнале. Каждая такая цепь отражает определенную позицию распределителя, т.е. действует в определенное время, и состояние соответствующей ячейки регистра. В этом случае ШФИП обеспечивает преобразование параллельного кода сообщения, записанного в регистр, в последовательность сигнальных импульсов, отражающих это сообщение. К информационным импульсам могут быть добавлены также специальные служебные импульсы.
В комбинационных системах рассмотренную совокупность цепей управления модулятором принято называть шифратором.
В схеме шифратора релейной системы с полярными импульсными признаками (рис. 4.28) при включении реле ПЛ или МЛ в линию связи посылается ток определенной полярности, т. е. эти реле составляют схему генератора импульсных признаков.
б)
Рис. 5. Функциональная схема шифратора импульсных признаков при параллельной и последовательной передаче элементов сигнала.
Рис. 6. Схема релейного шифратора полярной системы телемеханики
Цепи управления реле составляют шифратор. В каждой из этих цепей (кроме служебной через контакт реле Б) происходит проверка состояния распределителя (реле-счетчики 1--7) и соответствующего реле регистра (реле У и Р). Включение системы происходит контактами реле Г.
Схемы ШФИП с временным разделением сигналов могут различаться видом модулятора (модулятор фазы, частоты, амплитуды и т. п.) и типом элементов (бесконтактных и релейных).
Мультиплексоры (рис. 4.29) обеспечивают управляемое подключение любой входной шины к одной выходной. В данном случае в зависимости от состояния управляющих входов x5 и x6 к выходу может быть подключен любой из входов х1--х4.
Нетрудно заметить, что мультиплексор вполне соответствует правилам выполнения ШФИП и может выполнять его роль. Для этого информационные входы необходимо связать с выходами регистра кода сообщений, а управляющие -- с выходами распределителя.
Шифраторы комбинаций. Переход от множества одноэлементных сообщений к эквивалентному множеству многоэлементных, т. е. функцию кодированного представления каждого двоичного сообщения, осуществляют с помощью шифраторов комбинаций.
Рис. 7. Функциональ-ная схема и условное обозначение мультиплек-сора
Как видно из функциональных структур систем телемеханики, ШФК являются составной частью кодера источника и обеспечивают перевод любого из N = 2n двоичных сообщений в n - разрядный код условленного для кодера канала вида. Обычно используют код с постоянным числом единиц (постоянным весом), т. е. комбинации из п элементов по т, где т -- число единиц.
Отсюда общее правило: ШФК представляет собой комбинационную схему, содержащую N входов с т разветвлениями каждый, поданными на п схем ИЛИ, с выхода которых снимается код-- комбинации из п элементов по т (рис. 8).
Схемная реализация ШФК обычно очень проста. В релейно-контактных системах на входе каждого разряда регистра кода включается набор (схема ИЛИ) контактов тех реле регистра сообщений (1P--NP), которые будут включаться при записи единицы в данном разряде кода (рис. 9).
Рис. 9. Схема релейного шифратора комбинаций (а) и структура комбинаций (б)
Аналогично в бесконтактных схемах (рис. 10) на вход каждого разряда регистра кода подключена схема ИЛИ (шина с диодами) с входами, подключенными к нужным шинам матрицы состояний регистра сообщений.
При переключении в состояние 1 любого триггера регистра C1N происходит переключение т триггеров регистра кода Сmn, подключенных к соответствующей горизонтальной шине.
После реализации зашифрованной комбинации производится сброс обоих регистров в исходное состояние. С этого момента возможны переключение другого триггера в регистре C1N и кодированная запись этого сообщения в регистре Сmn.
При этом, кроме кодов с постоянным весом, для которых рассмотрены правила выполнения ШФК, в системах телемеханики могут быть использованы и другие коды, в частности, двоичные на все сочетания. Шифратор комбинаций двоичного кода (рис. 11, а) отличается лишь разным числом ответвлений с выходов регистра сообщений в зависимости от номера разряда. В настоящее время ШФК широко выпускаются в интегральном исполнении (рис. 11,б).
Рис. 10. Схема бесконтактного шифратора комбинаций
Шифратор ШФК с большим числом входов и выходов организуется по двухступенчатой схеме (рис. 12).
В системах телемеханики часто возникает необходимость перехода от одного вида кода к другому, например, от простого двоичного к корректирующему коду и т.п. Такие переходы выполняют кодопреобразователи. Они обеспечивают перевод каждой кодовой комбинации одного множества сигналов в эквивалентную ей комбинацию другого множества с измененным числом разрядов. Кодопреобразователи выполняются по структуре, приведенной на рис. 13, а. Такой преобразователь требует предварительного перевода исходной комбинации Сmn в C1N (декодирования), а затем повторного кодирования по новой структуре ШФК, т. е. перехода:
При этом в тех случаях, когда можно выразить аналитически зависимости каждого элемента преобразованного кода от элементов, преобразуемого, т.е. указать переключательные функции, схема кодопреобразователя сводится к набору комбинационных схем. Число таких схем будет равно числу разрядов в преобразованном коде. На рис. 13. б приведена схема комбинационного преобразователя трехэлементного равномерного кода в пятиэлементный (С25).
ДЕШИФРАТОРЫ ИМПУЛЬСНЫХ ПРИЗНАКОВ
Дешифраторы импульсных признаков (ДШФИП) или декодеры каналов обеспечивают преобразование линейных сигналов на входе демодулятора в дискретные и их запоминание для дальнейшего использования.
При параллельной передаче (рис. 1, а) сигнал поступает одновременно на входы всех демодуляторов (их число равно числу одновременно посылаемых сообщений), к выходам которых постоянно подключены элементы памяти, составляющие приемный регистр декодера.
В случае последовательной передачи сигналов (рис. 1, б) используется один демодулятор, выходы которого с помощью распределителя коммутируются на соответствующие элементы памяти приемного регистра.
Рис. 14. Функциональные схемы дешифраторов импульсных признаков
Вид демодулятора зависит от используемых импульсных признаков, однако, можно выделить следующие характерные функции (рис. 15): оптимальное согласование входа демодулятора с каналом связи; выделение импульсных признаков в сигнале; преобразование параметров выделенных признаков в форму, удобную для последующего анализа и сравнения; сравнение по порогу или с «образцами» сигнала; формирование выходных сигналов демодулятора.
Рис. 15. Структурная схема демодулятора Базовая цепь транзистора VТ1 двухчастотного демодулятора системы ДЦ «Нева» (рис. 16) согласована по параметрам канала. В коллекторной цепи включены два колебательных контура, настроенных каждый на свою частоту. Поэтому на частоту управления VТ1 откликается один из контуров, а напряжение, возникшее на вторичной обмотке трансформатора контура, выпрямляется и используется для закрытия соответствующего транзистора VТ2 или VТЗ, если по значению превышает напряжение отпирания транзистора.Рис. 16. Схема двухчастотного демодулятораПосле закрытия транзистора происходит формирование выходного сигнала демодулятора для запоминания значения (качества) принятого импульса в приемном регистре.С началом приема импульсов сигнала происходит включение схемы контроля непрерывности поступления частот сигнала (схема триггера ТП).Использование более простых импульсных признаков приводит к упрощению схемы демодулятора. На рис. 17. приведена схема демодулятора из системы СКЦ, использующей полярные признаки.Рис. 17. Схема полярного демодулятораТок линейной цепи в соответствии с полярностью проходит по первичной обмотке трансформатора Т1 и Т2. Напряжение вторичной цепи, существующее во время перемагничивания трансформатора, является управляющим для транзисторов VТ2, VТЗ или VТ1. Если оно превышает уровень, заданный напряжением смещения U2, то соответствующий транзистор открывается и далее происходит формирование выходных сигналов для фиксации качества и работы схемы контроля непрерывности, а также для переключения распределителя.Наиболее сложные импульсные признаки - относительная фазовая манипуляция использованы в ДЦ системы «Луч».В блоке линейного усилителя (рис. 18, а) происходит предварительная обработка (до выделения фазы включительно) поступающих из канала связи импульсов сигнала, после чего они поступают в блок демодулятора на дальнейшие операции (рис. 18, б).В блоке усилителя (см. рис. 18, а) сигнальные импульсы после фильтрации, усиления и формирования подаются на входы фазовых детекторов ФДА, ФДВ и ФДС для сравнения с фазами эталонных импульсных последовательностей А, В и С, поступающих из схемы разделителя фаз. В результате сравнения на выходе одного из фазовых детекторов появляется сигнал 1, а на выходах двух других - сигнал 0.В схеме I с тремя устойчивыми состояниями (см. рис. 18, б) контролируется полнота состояний выходов А, В и С линейного усилителя, т. е. проверяется наличие одной единицы и двух нулей.Рис. 18. Схемы демодулятора относительных фазовых признаков
Выходы трехстабильной схемы I подключены к входам такой же схемы II, проверяющей комплектность инверсных значений выходных сигналов схемы I. После проверки происходит инвертирование выходных сигналов трехстабильной схемы II и запуск одного из трех одновибраторов, предназначенных для оперативного (на один такт) запоминания значения фазы поступившего сигнала.
Одновременно с этим значение фазы подается на входы элементов сравнения, выявляющих направления изменения фазы и формирующих сигналы, соответствующие символам «1» и «О». Три таких элемента предназначены для выявления переходов фазы в направлении А>В>С>А, т. е. при передаче символа «1», а три других - для противоположных переходов при передаче символов «0». Каждый элемент сравнивает текущее значение фазы (сигнал 1 на входе) со значением фазы предыдущего такта (сигнал 1 на другом входе, связанном с шиной А', В' или С'}.
Далее происходит формирование выходных сигналов демодулятора для управления цепями записи в приемный регистр, переключением распределителя и схемой контроля временных параметров поступающих сигналов.
Таким образом, демодуляторы могут занимать значительный объем устройств ДШФИП в сравнении с распределителями и приемными регистрами, входящими в их состав.
Схемы управления записью в приемный регистр ДШФИП реализуются сравнительно просто на любых элементах, так как состоят из набора двухвходовых схем И.
На рис.6 приведена логическая схема так называемого демультиплексора в интегральном исполнении, легко реализующего задачу связи общего выхода демодулятора (х1) с одним из выходов {у1 - у4) в зависимости от состояния управляющих входов (x2, x3). Выход открывается при совпадении единиц на входах схемы И, при всём этом соответствующий триггер приемного регистра, подключенный к этому выходу, будет переключаться в состояние 1.
Рис. 19. Функциональная схема и условное обозначение демультиплексораКаскадным соединением таких схем можно получить требуемое число выходов демультиплексора.referatwork.ru
|
|
..:::Счетчики:::.. |
|
|
|
|
|
|
|
|