Дипломная работа: Дешифраторы и шифраторы. Реферат шифраторы и дешифраторы

Дипломная работа - Дешифраторы и шифраторы

МОДУЛЬ 3. ДЕШИФРАТОРЫ И ШИФРАТОРЫ

Блок 3.1. Общие сведения

Дешифраторы и шифраторы (также, как и элементы И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ) являются комбинационными элементами: по-тенциалы на их выходах зависят от сиюминутного состояния входов, с их изменением меняется и ситуация на выходах; такие эле-менты не сохраняют предыдущее состояние после смены потенциалов на входах, т.е. не обладают памятью.

Дешифраторы могут быть полными и неполными. Полные дешифраторы реагируют на все входные коды, неполные – на коды, величина которых не превосходит некоторого заранее установленного значения. Выходы дешифраторов могут быть прямыми и ин-версными.

Шифраторы выпускаются приоритетными и не приоритетными. У приоритетного шифратора входы имеют разный приоритет. Возбужденный вход с большим приоритетом подавляет действие прежде возбужденного и устанавливает на выходах код, соответ-ствующий своему значению.

Сведения о рассматриваемых элементах, классификация которых графически отражена на рис. 3.1, будут подробно изложены да-лее.

Знание материала, излагаемого в данной теме, дадут студенту возможность правильного выбора дешифраторов и шифраторов в зависимости от требуемой разрядности, необходимости использования управляющих входов этих элементов и категории выходов. Он научится организовывать структуры с большим числом входов на маловходовых элементах, а также осуществлять адресацию устройств кодами, разрядность которых превосходит разрядность используемых элементов.

Рис. 3.1

Блок 3.2. Дешифраторы.

3.2.1. Структура дешифратора.

Каждому цифровому коду на входах дешифратора (рис. 3.2, а, б) соответствует логиче-ская 1 (или логический 0) на соответствующем выходе. Иными словами, каждый входной код адресует соответствующий выход, который при этом возбуждается. Поэтому входы дешифратора часто называют адресными. Стоящие возле них цифры (1,2,4…) показывают как соотносятся веса разрядов поступающего двоичного числа.

Выходы дешифратора оцифрованы десятичными числами. Возбуждается тот выход, но-мер которого равен весу входного кода, разряды которого имеют обозначенные веса (рис.3.2), т.е. дешифратор расшифровывает (дешифрирует) число, записанное в двоичном коде, представляя его логической 1 (логическим 0) на соответствующем выходе. Так, вы-ход 5 возбуждается при входном коде 101, выход 6 – при входном коде 110 и т.д. Удобно представлять, что выход дешифратора отображает возбудивший его входной код.

Вход V является входом разрешения работы. Если он инверсный (обозначен кружком как на рис. 3.2), то для функционирования дешифратора на нем должен быть лог. 0 (достаточно этот вход соединить с общим проводом – “землей”). Прямой вход V через ре-зистор соединяется с источником питания. Наличие входа разрешения расширяет функциональные возможности микросхемы.

Дешифратор выбирается так, чтобы число его входов соответствовало разрядности по-ступающих двоичных кодов. Число его выходов равно количеству различных кодов этой разрядности. Так как каждый разряд двоичного кода принимает два значения, то полное количество n-разрядных комбинаций (n-разрядных двоичных кодов) равно 2n. Такое число выходов имеет полный дешифратор.

Неполный дешифратор выбирается, когда некоторые значения адресных кодов не отра-жают физической реальности. Так, например, дешифратор, предназначенный для фикса-ции двоичных кодов десятичного разряда (в нем могут быть цифры 0,1,2…9), должен иметь четыре входа (910 отображается как 10012). Однако комбинации, большие 10012 ото-бражают не цифру, а число, и поэтому (хотя и могут появляться на входах) не должны фиксироваться на выходах, число которых может не превышать десяти.

Основу структуры дешифратора могут составлять элементы И; выход каждого из них является выходом дешифратора. Если этот выход должен быть возбужден, то на входах элемента И должны собираться логические единицы. При этом разряды входного кода, в которых присутствуют логические единицы, должны поступать на входы элемента И не-посредственно, а нулевые разряды должны инвертироваться.

Изложенный принцип положен в основу построения схемы, изображенной на рис.3.3. Логическая 1 на выходе Y0должна появляться, когда на входах Х3, X2, X1 присутствует двоичный код 000 десятичного числа 0. Поэтому входы верхнего (по схеме) конъюнктора должны быть соединены с линиями />3, />2, />1, на каждой из которых присутствует логическая 1, когда на входах Х3=Х2=Х1 =0. Логическая 1, к примеру, на выходе Y2 должна появиться, когда на входах Х3, X2, X1 устанавливается код 010 десятичного числа 2, поэтому входы соответствующего конъюнктора должны быть соединены с линиями />3, Х2, />1, на каждой из которых имеется логическая 1, когда Х3 = 0, Х2=1, X1=0. Аналогично соединяются с линиями входы других конъюнкторов.

Дешифраторы и шифраторы

полные

с прямыми входами

с инверсными входами

неполные

неприоритетные

приоритеные

Некоторые типы дешифраторов имеют инверсные выходы: на возбужденном (активизированном) выходе присутствует логиче-ский 0, в то время как на всех других – логические 1. Такие дешифраторы удобно использовать, когда активным сигналом для вы-бора (ввода в действие, инициализации) устройства с выхода дешифратора является логический 0.

3.2.2. Расширение разрядности дешифратора

Общий случай расширения разрядности дешифраторов иллюстрирует рис.3.4. Левый (по схеме) дешифратор постоянно активизирован логической 1 на входе V. Кодами на его ад-ресных входах может быть активизирован (выбран) любой из дешифраторов DC0…DC15. Выбор одного из выходов 0…15 каждого из них определяется кодом на объединенных входах 1, 2, 4, 8. Таким образом, любой из 256 (28) выходов может быть активизирован восьмиразрядным кодом, четыре разряда которого выбирают номер дешифратора, а четы-ре – номер его выхода.

3.2.3. Применение дешифраторов

Основное назначение дешифратора состоит в том, чтобы выбрать (адресо-вать, инициализировать) один объект из множества находящихся в устройстве. Рис. 3.5 иллюстрирует это применение. Каждому объекту присваивают опреде-ленный адрес (номер). Когда на входы дешифратора поступает двоичный код адреса, соответствующий элемент акти-визируется за счет появления логиче-ского 0 на связанном с ним выходе де-шифратора, а остальные элементы ос-таются заблокированными.

Можно предусмотреть, чтобы с одного из выходов дешифратора на определенный блок поступал управляющий сигнал, когда на входах дешифратора появляется определенный код, соответствующий, например, превышению какого-либо параметра (температуры, напряжения и т.д.), который должен быть приведен к нормальному уровню указанным блоком.

Когда число адресуемых устройств невелико, многие выходы дешифратора остаются неза-действованными. При этом может оказаться целесообразным (в частности, по экономическим соображениям) использовать не микросхему дешифратора, а реализовать ее фрагмент логиче-скими элементами. На рис. 3.6 представ-лена схема, состав-ленная с таким расче-том, чтобы устройст-во DD1 реагировало на код 101, а устрой-ство DD2– на код 010.

Аналогичный прием можно использовать, если адрес устройства имеет большее число разрядов, чем число входов дешифратора. Рис. 3.7 иллюстрирует слу-чай, когда устройство DD1 адресуется кодом 1011, при этом три старших разряда кода заводятся на дешифратор, активизируя вы-ход №5, а младший разряд кода объединяется с ним конъюнкцией.

На дешифраторе могут быть реализованы логические функции. Пусть, к примеру, y = />3 x2 />1 + />3 x2 x 1 + x3 />2 x 1. Логиче-ские переменные подаются на адресные входы дешифратора (рис.3.8). Первая конъюнкция (ее вес равен 2) возбуждает выход №2, вторая – выход №3, третья – выход №5. Так как условие y = 1 должно иметь место при наличии любой из этих конъюнкций, то вы-ходы 2, 3 и 5 надо объединить дизъюнкцией.

Блок 3.3. Шифраторы

3.3.1. Структура шифратора.

Шифратор решает задачу, обратную дешифратору: в частности, на его выхо-дах устанавливается двоичный код, соответствующий десятичному номеру воз-бужденного информационного входа.

При построении шифратора для получения на выходе натурального двоичного кода учитывают, что единицу в младшем разряде такого кода имеют нечетные десятичные цифры 1, 3, 5, 7,…, т. е. на выходе младшего разряда должна быть 1, если она есть на входе № 1 или на входе № 3 и т. д. Поэтому входы под ука-занными номерами через элемент ИЛИ соединяются с выходом младшего раз-ряда. Единицу во втором разряде двоичного кода имеют десятичные цифры 2, 3, 6, 7,.. .; входы с этими номерами через элемент ИЛИ должны подключаться к выходу шифратора, на котором устанавливается второй разряд кода. Аналогич-но, входы 4, 5, 6, 7,… через элемент ИЛИ должны быть соединены с выходом, на котором устанавливается третий разряд, так как их коды имеют в этом разряде единицу, и т. д.

Схема шифратора, построенная в соответствии с изложенным принципом, приведена на рис. 3.9, а, а условное изображение– на рис. 3.9, б, где E – вход разрешения работы, а Е0– выход, логический 0 на котором свидетельствует о том, что ни один информаци-онный вход не возбужден. Для расширения разрядности (каскадирования) шифраторов вход E последующего шифратора соединя-ют с выходом E0.предыдущего. Если информационные входы предыдущего шифратора не возбуждены (E0=0), то последующий шифратор получает разрешение работать.

3.3.2. Применение шифраторов

Шифратор может быть организован не только для представления (кодирования) десятичного числа двоичным кодом, но и для выдачи определенного кода (его значение заранее выбирается), например, при нажатии клавиши с соответствующим символом. При появлении этого кода система оповещается о том, что нажата определенная клавиша клавиатуры.

Шифраторы применяются в устройствах, преобразующих один вид кода в другой. При этом вначале дешифрируется комбинация исходного кода, в результате чего на соответствующем выходе дешифратора появляется логическая 1. Это отображение входного кода, значение которого определено номером возбужденного выхода дешифратора, подается на шифратор, организованный с таким расчетом, чтобы каждый входной код вызывал появление заданного выходного кода. Конкретный пример такого преобразования будет рассмотрен в третьей части учебника.

Вопросы для самоконтроля

1. Введите в компьютер число, равное минимальной разрядности, какую должен иметь дешифратор для адресации 11-ти уст-ройств.

2. Введите в компьютер буквенное обозначение выходных элементов дешифратора, имеющего инверсные выходы.

3. Введите в компьютер значение коэффициента объединения по входу (Коб), который должны иметь выходные элементы де-шифратора, снабженного входом «Разрешение работы» и имеющего 8 выходов.

4. Введите в компьютер число входов, которое должен иметь неполный дешифратор, имеющий 10 выходов.

5. Введите в компьютер код, который следует установить на входе дешифратора, чтобы возбудить выход # 11.

6. Введите в компьютер число, равное общему количеству входов каждого выходного элемента дешифратора, имеющего 16 вы-ходов и вход «Разрешения работы».

7. Введите в компьютер номер возбужденного входа шифратора, если на выходе установился код 0110.

Задачи к модулю «Дешифраторы и шифраторы»

1. Составьте схему фрагмента четырехвходового дешифратора, на выходе которого должен устанавливаться логический 0 при входном коде 1011.

2. Составьте схему фрагмента шифратора, на выходе которого должен устанавливаться четырехэлементный код 1001 при возбу-ждении входа # 5.

3. На базе дешифратора реализуйте логическую функцию

y = />3 x2 x 1+/>3 />2 x 1+ x3 />2 x 1+/>3/>2/>1.

4. Введите в компьютер число, соответствующее минимальному количеству входов, которое должен иметь ведущий дешифратор в схеме расширения разрядности, чтобы при 3-разрядных ведомых дешифраторах получить 32 выхода. Составьте схему такого уст-ройства.

5. Составьте схему, в которой выход 5 трехвходового дешифратора не возбуждается входным кодом.

6. Составьте схему расширения разрядности и введите в компьютер адреса на входах ведущего и ведомых 3-х входовых дешиф-раторов для возбуждения 10-го выхода устройства с 3-го выхода ведущего.

Заключение по теме модуля ”Дешифраторы и шифраторы”

Основное назначение дешифратора–адресовать каждым входным кодом определенный блок устройства из множества присутст-вующих в схеме.

Шифратор имеет противоположное назначение: каждый возбужденный вход генерирует на выходе соответствующий двоичный код.

Разрядность дешифратора и шифратора может быть расширена, что дает возможность выбирать исходные элементы малоразряд-ными, что в ряде случаев диктуется ограниченностью выбора и экономическими соображениями.

Указания к вопросам и задачам

Указаниеквопросу1: Вспомните соотношение между числом входов и числом выходов полного дешифратора.

Указанияквопросу3: 1). Коэффициент Коб численно равен числу логических входов элемента; 2) Подумайте, сколько входов должен иметь рассматриваемый дешифратор и со скольких входов должен получать информацию каждый выходной элемент де-шифратора.

Указаниеквопросу4: Используйте соотношение между числом входов и выходов полного дешифратора.

Указаниеквопросу6. Учтите нелогические входы и вход «Разрешение работы».

Указаниякзадаче3: 1) Каждая конъюнкция заданной функции должна возбуждать соответствующий выход дешифратора; 2)Заданная функция является логической суммой конъюнкций.

Указаниякзадаче4: 1)Определите требуемое число ведомых дешифраторов; 2)Вспомните, в каком соотношении находятся числа входов и выходов дешифратора.

Указаниякзадаче5: 1)Определите входной код, возбуждающий выход 5; 2)Воспользуйтесь входом «Разрешение работы».

Литература

1. Калабеков Б.А. Цифровые устройства и микропроцессорные cистемы – М.: Телеком, 2000г., c. 110…122

2. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре – Л.: Энергоиздат, 1986 г., c. 111…122.

3. Фролкин В.Т., Попов Л.Н. Импульсные и цифровые устройства – М.: Радио и связь, 1992 г., c. 162…169.

4. Потемкин И.С. Функциональные узлы цифровой автоматики – М.: Энергоатомиздат, 1988 г., c. 87…96, 102…107.

5. Сайт в интернете: WWW. abc. WSV.ru

6. Сайты в интернете: rff.tsu.ru, pub. mirea. ac. ru

www.ronl.ru

Курсовая работа - Дешифраторы и шифраторы

МОДУЛЬ 3. ДЕШИФРАТОРЫ И ШИФРАТОРЫ

Блок 3.1. Общие сведения

Дешифраторы и шифраторы (также, как и элементы И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ) являются комбинационными элементами: по-тенциалы на их выходах зависят от сиюминутного состояния входов, с их изменением меняется и ситуация на выходах; такие эле-менты не сохраняют предыдущее состояние после смены потенциалов на входах, т.е. не обладают памятью.

Дешифраторы могут быть полными и неполными. Полные дешифраторы реагируют на все входные коды, неполные – на коды, величина которых не превосходит некоторого заранее установленного значения. Выходы дешифраторов могут быть прямыми и ин-версными.

Шифраторы выпускаются приоритетными и не приоритетными. У приоритетного шифратора входы имеют разный приоритет. Возбужденный вход с большим приоритетом подавляет действие прежде возбужденного и устанавливает на выходах код, соответ-ствующий своему значению.

Сведения о рассматриваемых элементах, классификация которых графически отражена на рис. 3.1, будут подробно изложены да-лее.

Знание материала, излагаемого в данной теме, дадут студенту возможность правильного выбора дешифраторов и шифраторов в зависимости от требуемой разрядности, необходимости использования управляющих входов этих элементов и категории выходов. Он научится организовывать структуры с большим числом входов на маловходовых элементах, а также осуществлять адресацию устройств кодами, разрядность которых превосходит разрядность используемых элементов.

Рис. 3.1

Блок 3.2. Дешифраторы.

3.2.1. Структура дешифратора.

Каждому цифровому коду на входах дешифратора (рис. 3.2, а, б) соответствует логиче-ская 1 (или логический 0) на соответствующем выходе. Иными словами, каждый входной код адресует соответствующий выход, который при этом возбуждается. Поэтому входы дешифратора часто называют адресными. Стоящие возле них цифры (1,2,4…) показывают как соотносятся веса разрядов поступающего двоичного числа.

Выходы дешифратора оцифрованы десятичными числами. Возбуждается тот выход, но-мер которого равен весу входного кода, разряды которого имеют обозначенные веса (рис.3.2), т.е. дешифратор расшифровывает (дешифрирует) число, записанное в двоичном коде, представляя его логической 1 (логическим 0) на соответствующем выходе. Так, вы-ход 5 возбуждается при входном коде 101, выход 6 – при входном коде 110 и т.д. Удобно представлять, что выход дешифратора отображает возбудивший его входной код.

Вход V является входом разрешения работы. Если он инверсный (обозначен кружком как на рис. 3.2), то для функционирования дешифратора на нем должен быть лог. 0 (достаточно этот вход соединить с общим проводом – “землей”). Прямой вход V через ре-зистор соединяется с источником питания. Наличие входа разрешения расширяет функциональные возможности микросхемы.

Дешифратор выбирается так, чтобы число его входов соответствовало разрядности по-ступающих двоичных кодов. Число его выходов равно количеству различных кодов этой разрядности. Так как каждый разряд двоичного кода принимает два значения, то полное количество n-разрядных комбинаций (n-разрядных двоичных кодов) равно 2n. Такое число выходов имеет полный дешифратор.

Неполный дешифратор выбирается, когда некоторые значения адресных кодов не отра-жают физической реальности. Так, например, дешифратор, предназначенный для фикса-ции двоичных кодов десятичного разряда (в нем могут быть цифры 0,1,2…9), должен иметь четыре входа (910 отображается как 10012). Однако комбинации, большие 10012 ото-бражают не цифру, а число, и поэтому (хотя и могут появляться на входах) не должны фиксироваться на выходах, число которых может не превышать десяти.

Основу структуры дешифратора могут составлять элементы И; выход каждого из них является выходом дешифратора. Если этот выход должен быть возбужден, то на входах элемента И должны собираться логические единицы. При этом разряды входного кода, в которых присутствуют логические единицы, должны поступать на входы элемента И не-посредственно, а нулевые разряды должны инвертироваться.

Изложенный принцип положен в основу построения схемы, изображенной на рис.3.3. Логическая 1 на выходе Y0должна появляться, когда на входах Х3, X2, X1 присутствует двоичный код 000 десятичного числа 0. Поэтому входы верхнего (по схеме) конъюнктора должны быть соединены с линиями />3, />2, />1, на каждой из которых присутствует логическая 1, когда на входах Х3=Х2=Х1 =0. Логическая 1, к примеру, на выходе Y2 должна появиться, когда на входах Х3, X2, X1 устанавливается код 010 десятичного числа 2, поэтому входы соответствующего конъюнктора должны быть соединены с линиями />3, Х2, />1, на каждой из которых имеется логическая 1, когда Х3 = 0, Х2=1, X1=0. Аналогично соединяются с линиями входы других конъюнкторов.

Дешифраторы и шифраторы

полные

с прямыми входами

с инверсными входами

неполные

неприоритетные

приоритеные

Некоторые типы дешифраторов имеют инверсные выходы: на возбужденном (активизированном) выходе присутствует логиче-ский 0, в то время как на всех других – логические 1. Такие дешифраторы удобно использовать, когда активным сигналом для вы-бора (ввода в действие, инициализации) устройства с выхода дешифратора является логический 0.

3.2.2. Расширение разрядности дешифратора

Общий случай расширения разрядности дешифраторов иллюстрирует рис.3.4. Левый (по схеме) дешифратор постоянно активизирован логической 1 на входе V. Кодами на его ад-ресных входах может быть активизирован (выбран) любой из дешифраторов DC0…DC15. Выбор одного из выходов 0…15 каждого из них определяется кодом на объединенных входах 1, 2, 4, 8. Таким образом, любой из 256 (28) выходов может быть активизирован восьмиразрядным кодом, четыре разряда которого выбирают номер дешифратора, а четы-ре – номер его выхода.

3.2.3. Применение дешифраторов

Основное назначение дешифратора состоит в том, чтобы выбрать (адресо-вать, инициализировать) один объект из множества находящихся в устройстве. Рис. 3.5 иллюстрирует это применение. Каждому объекту присваивают опреде-ленный адрес (номер). Когда на входы дешифратора поступает двоичный код адреса, соответствующий элемент акти-визируется за счет появления логиче-ского 0 на связанном с ним выходе де-шифратора, а остальные элементы ос-таются заблокированными.

Можно предусмотреть, чтобы с одного из выходов дешифратора на определенный блок поступал управляющий сигнал, когда на входах дешифратора появляется определенный код, соответствующий, например, превышению какого-либо параметра (температуры, напряжения и т.д.), который должен быть приведен к нормальному уровню указанным блоком.

Когда число адресуемых устройств невелико, многие выходы дешифратора остаются неза-действованными. При этом может оказаться целесообразным (в частности, по экономическим соображениям) использовать не микросхему дешифратора, а реализовать ее фрагмент логиче-скими элементами. На рис. 3.6 представ-лена схема, состав-ленная с таким расче-том, чтобы устройст-во DD1 реагировало на код 101, а устрой-ство DD2– на код 010.

Аналогичный прием можно использовать, если адрес устройства имеет большее число разрядов, чем число входов дешифратора. Рис. 3.7 иллюстрирует слу-чай, когда устройство DD1 адресуется кодом 1011, при этом три старших разряда кода заводятся на дешифратор, активизируя вы-ход №5, а младший разряд кода объединяется с ним конъюнкцией.

На дешифраторе могут быть реализованы логические функции. Пусть, к примеру, y = />3 x2 />1 + />3 x2 x 1 + x3 />2 x 1. Логиче-ские переменные подаются на адресные входы дешифратора (рис.3.8). Первая конъюнкция (ее вес равен 2) возбуждает выход №2, вторая – выход №3, третья – выход №5. Так как условие y = 1 должно иметь место при наличии любой из этих конъюнкций, то вы-ходы 2, 3 и 5 надо объединить дизъюнкцией.

Блок 3.3. Шифраторы

3.3.1. Структура шифратора.

Шифратор решает задачу, обратную дешифратору: в частности, на его выхо-дах устанавливается двоичный код, соответствующий десятичному номеру воз-бужденного информационного входа.

При построении шифратора для получения на выходе натурального двоичного кода учитывают, что единицу в младшем разряде такого кода имеют нечетные десятичные цифры 1, 3, 5, 7,…, т. е. на выходе младшего разряда должна быть 1, если она есть на входе № 1 или на входе № 3 и т. д. Поэтому входы под ука-занными номерами через элемент ИЛИ соединяются с выходом младшего раз-ряда. Единицу во втором разряде двоичного кода имеют десятичные цифры 2, 3, 6, 7,.. .; входы с этими номерами через элемент ИЛИ должны подключаться к выходу шифратора, на котором устанавливается второй разряд кода. Аналогич-но, входы 4, 5, 6, 7,… через элемент ИЛИ должны быть соединены с выходом, на котором устанавливается третий разряд, так как их коды имеют в этом разряде единицу, и т. д.

Схема шифратора, построенная в соответствии с изложенным принципом, приведена на рис. 3.9, а, а условное изображение– на рис. 3.9, б, где E – вход разрешения работы, а Е0– выход, логический 0 на котором свидетельствует о том, что ни один информаци-онный вход не возбужден. Для расширения разрядности (каскадирования) шифраторов вход E последующего шифратора соединя-ют с выходом E0.предыдущего. Если информационные входы предыдущего шифратора не возбуждены (E0=0), то последующий шифратор получает разрешение работать.

3.3.2. Применение шифраторов

Шифратор может быть организован не только для представления (кодирования) десятичного числа двоичным кодом, но и для выдачи определенного кода (его значение заранее выбирается), например, при нажатии клавиши с соответствующим символом. При появлении этого кода система оповещается о том, что нажата определенная клавиша клавиатуры.

Шифраторы применяются в устройствах, преобразующих один вид кода в другой. При этом вначале дешифрируется комбинация исходного кода, в результате чего на соответствующем выходе дешифратора появляется логическая 1. Это отображение входного кода, значение которого определено номером возбужденного выхода дешифратора, подается на шифратор, организованный с таким расчетом, чтобы каждый входной код вызывал появление заданного выходного кода. Конкретный пример такого преобразования будет рассмотрен в третьей части учебника.

Вопросы для самоконтроля

1. Введите в компьютер число, равное минимальной разрядности, какую должен иметь дешифратор для адресации 11-ти уст-ройств.

2. Введите в компьютер буквенное обозначение выходных элементов дешифратора, имеющего инверсные выходы.

3. Введите в компьютер значение коэффициента объединения по входу (Коб), который должны иметь выходные элементы де-шифратора, снабженного входом «Разрешение работы» и имеющего 8 выходов.

4. Введите в компьютер число входов, которое должен иметь неполный дешифратор, имеющий 10 выходов.

5. Введите в компьютер код, который следует установить на входе дешифратора, чтобы возбудить выход # 11.

6. Введите в компьютер число, равное общему количеству входов каждого выходного элемента дешифратора, имеющего 16 вы-ходов и вход «Разрешения работы».

7. Введите в компьютер номер возбужденного входа шифратора, если на выходе установился код 0110.

Задачи к модулю «Дешифраторы и шифраторы»

1. Составьте схему фрагмента четырехвходового дешифратора, на выходе которого должен устанавливаться логический 0 при входном коде 1011.

2. Составьте схему фрагмента шифратора, на выходе которого должен устанавливаться четырехэлементный код 1001 при возбу-ждении входа # 5.

3. На базе дешифратора реализуйте логическую функцию

y = />3 x2 x 1+/>3 />2 x 1+ x3 />2 x 1+/>3/>2/>1.

4. Введите в компьютер число, соответствующее минимальному количеству входов, которое должен иметь ведущий дешифратор в схеме расширения разрядности, чтобы при 3-разрядных ведомых дешифраторах получить 32 выхода. Составьте схему такого уст-ройства.

5. Составьте схему, в которой выход 5 трехвходового дешифратора не возбуждается входным кодом.

6. Составьте схему расширения разрядности и введите в компьютер адреса на входах ведущего и ведомых 3-х входовых дешиф-раторов для возбуждения 10-го выхода устройства с 3-го выхода ведущего.

Заключение по теме модуля ”Дешифраторы и шифраторы”

Основное назначение дешифратора–адресовать каждым входным кодом определенный блок устройства из множества присутст-вующих в схеме.

Шифратор имеет противоположное назначение: каждый возбужденный вход генерирует на выходе соответствующий двоичный код.

Разрядность дешифратора и шифратора может быть расширена, что дает возможность выбирать исходные элементы малоразряд-ными, что в ряде случаев диктуется ограниченностью выбора и экономическими соображениями.

Указания к вопросам и задачам

Указаниеквопросу1: Вспомните соотношение между числом входов и числом выходов полного дешифратора.

Указанияквопросу3: 1). Коэффициент Коб численно равен числу логических входов элемента; 2) Подумайте, сколько входов должен иметь рассматриваемый дешифратор и со скольких входов должен получать информацию каждый выходной элемент де-шифратора.

Указаниеквопросу4: Используйте соотношение между числом входов и выходов полного дешифратора.

Указаниеквопросу6. Учтите нелогические входы и вход «Разрешение работы».

Указаниякзадаче3: 1) Каждая конъюнкция заданной функции должна возбуждать соответствующий выход дешифратора; 2)Заданная функция является логической суммой конъюнкций.

Указаниякзадаче4: 1)Определите требуемое число ведомых дешифраторов; 2)Вспомните, в каком соотношении находятся числа входов и выходов дешифратора.

Указаниякзадаче5: 1)Определите входной код, возбуждающий выход 5; 2)Воспользуйтесь входом «Разрешение работы».

Литература

1. Калабеков Б.А. Цифровые устройства и микропроцессорные cистемы – М.: Телеком, 2000г., c. 110…122

2. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре – Л.: Энергоиздат, 1986 г., c. 111…122.

3. Фролкин В.Т., Попов Л.Н. Импульсные и цифровые устройства – М.: Радио и связь, 1992 г., c. 162…169.

4. Потемкин И.С. Функциональные узлы цифровой автоматики – М.: Энергоатомиздат, 1988 г., c. 87…96, 102…107.

5. Сайт в интернете: WWW. abc. WSV.ru

6. Сайты в интернете: rff.tsu.ru, pub. mirea. ac. ru

www.ronl.ru

Доклад - Шифраторы, дешифраторы, триггеры

Министерство Высшего и Среднего Специального

Образования Республики Узбекистан

Наманганский Инженерно-Педагогический Институт

Факультет: «Информатика»

Кафедра: «Информатика и Информационные Технологии»

ЛАБОРАТОРНАЯ РАБОТА

На тему: «Шифраторы, дешифраторы, триггеры »

Выполнил:

Студент группы 4-ИАТ-2000

Черкасов Андрей Викторович

Наманган-2003

ШИФРАТОРЫ И ДЕШИФРАТОРЫ

В ЭВМ, а также в других устройствах дискретной техники часто возникает необходимость в преобразовании n -разрядного двоичного кода в одноразрядный код с основанием Е =2n или обратного преобразования. Логические устройства, осуществляющие такие преобразования, называются соответственно дешифраторами и шифраторами. Ниже рассмотрим примеры построения шифраторов и дешифраторов на ПЭ (пороговые элементы) и ФН (формальные нейроны).

Сначала рассмотрим схемы дешифратора. Для преобразования n -разрядного двоичного кода дешифратора обычно строится на 2n клапанах (элемент И), каждый из которых имеет n выходов. На входы клапанов подаются наборы двоичных переменных (аргументы), причём прямые значения переменных снимаются с единичных выходов соответствующих триггеров, а инверсные значения – с нулевых выходов. Если n небольшое число, то схема получается однокаскадной и для построения такого дешифратора, требуются ровно 2n элементов. Если же n большое, а число входов клапана ограничено, то схема получается многокаскадной (многоступенчатой) и для построения такого дешифратора требуется значительное количество элементов.

Аналогичное положение имеет место и в случае построения дешифраторов на ПЭ и ФН. Для построения дешифратора на ПЭ в простейшем случае можно взять ПЭ, реализующий функцию И, и построить схему, полностью идентичную схеме на клапанах. При этом пользуются как прямые, так и инверсные значения аргументов, так как дешифратор реализует систему функций

(1-1)

При увеличении разрядности дешифрируемого двоичного кода, чтобы построить одноступенчатую схему, элемент придётся усложнить.

Так, если , то в качестве основного элемента дешифратора можно применить ФН, который используется в других устройствах как приёмный элемент. В этом ФН входные элементы ИЛИ можно рассматривать как элементы И при негативной логике. Снимая информацию с инверсного выхода ФН на подобных элементах, можно реализовать функцию (1-1) дешифратора.

На рисунке 1 показана схема трёхвходового дешифратора на ПЭ. Характерная особенность этого дешифратора в том, что он использует только прямые значения аргументов и работает по синхронному принципу. Если на шину С подан высокий потенциал, то дешифратор открыт и работает надлежащим образом; если же на этой шине имеется низкий потенциал, соответствующий логическому 0, то дешифратор закрыт (блокирован) и на всех его выходах имеются нули. Очевидно, если убрать шину синхроимпульсов и снизить пороги элементов на единицу, то получим асинхронный дешифратор с выходными двухвходовыми элементами.

На рисунке 2 показан другой вариант асинхронного двоично-восьмеричного дешифратора, в котором используются только прямые значения аргументов. Однако недостатком, как этой, так и предыдущей схемы можно считать то, что в них используются разнотипные элементы.

При использовании многовходовых ПЭ с прямым и инверсным выходами дешифратор можно построить на однотипных элементах. На рисунке 3 показан двоично-восьмеричный дешифратор, построенный на однотипных ПЭ, каждый из которых имеет четыре входа с весами +1 и один вход с весом –1, порог +2, прямой и инверсный выходы. Необходимые функции дешифратора (1-1) этим элементом реализуются путём подключения некоторых входов к постоянным логическим уровням 0 или 1 и снятия информации с прямого или инверсного выхода элемента.

Многоступенчатые дешифраторы на ФН и ПЭ строятся точно так же, как на булевых элементах. Поэтому их не будем рассматривать.

В ряде случаев с целью экономии оборудования выгодно дешифратор реализовать не на стандартных логических элементах, а в виде специальной схемы, помещаемой в одном корпусе.

Шифратор выполняет противоположную дешифратору функцию, то есть преобразует одноразрядный код с основанием Е =2n в n -разрядный двоичный код. При построении шифратора на ПЭ и ФН можно использовать элементы, реализующие функцию ИЛИ, с прямыми и инверсными выходами. На рисунке 4 показан пример такого восьмерично двоичного шифратора.

На рисунке 5 показан шифратор, построенный на мажоритарных элементах «2 или более из 3». Выходы МЭ (мажоритарные элементы) попарно объединены, т.е. на выходах реализована операция ИЛИ по высокому уровню (монтажное ИЛИ). Этот шифратор работает по синхронному принципу, то есть двоичный код появляется на его выходе только при поступлении синхроимпульса.

При построении многовходового шифратора, как и в случае булевых элементов, можно использовать многовходовые сборки или построить многоступенчатую схему.

Учитывая возможности современной интегральной технологии, шифраторы выгоднее реализовать не на логических элементах, а в виде специальной микросхемы. При этом получается большой выигрыш в оборудовании. На рисунке 6 приведена электрическая схема шифратора, которая пригодна для интегрального исполнения и совместима со схемами нейронных элементов.

ТРИГГЕРЫ

Существуют различные типы триггеров на потенциальных элементах: RS -триггеры (синхронные и асинхронные), D -триггеры типов Latche и Edge, RST-, D-, и JK- триггеры типа ведущий-ведомый (Master-Slave) и так далее. Рассмотрим примеры построения таких триггеров на НЛЭ (нейронные логические элементы).

Функцию асинхронного RS- триггера аналитически можно описать следующим образом: (2-1), где , если , и p =0, если . Допустим, что в рассматриваемом триггере комбинация сигналов R =1, S =1 является запрещённой, то есть . Тогда, обозначая R≡ x1 S≡ x2, Q( t)≡ x3, Q( t+1)= F, получим:

(2-2)

Изображая эту функцию в виде точечной диаграммы, а затем преобразуя её в пороговую диаграмму и синтезируя ФНО по алгоритму синтеза ФН, получим простейшую схему RS- триггера, показанную на рисунке 2-1а. Нетрудно проверить, что при отсутствии сигналов R и S (R=S=0) единичное состояние триггера, то есть возбуждённое состояние нейрона, устойчиво благодаря обратной связи с прямого выхода. Нулевое состояние триггера также устойчиво, так как оно соответствует невозбуждённому состоянию нейрона. При поступлении сигнала R =1 или S =1 состояние нейрона, следовательно, состояние триггера изменяется.

По функции(2-2) можно синтезировать также другие варианты RS -триггера на ФНР, ФНЗ или ФНО, но они не проще данной схемы.

Допустим в триггере разрешается комбинация R=S=1, то есть p=1. Тогда из (2-1) будем иметь: (2-3).

Пользуясь алгоритмом синтеза оптимального нейрона, получим простейший ФН, реализующий эту функцию, то есть схему RS -триггера, которая показана на рисунке 2-1б. Как видно, здесь вместо ФН получен ПЭ. Однако при технической реализации этот ПЭ требует больше компонентов (транзисторов и резисторов), чем ФН, показанный на рисунке 2-1а, так как ПЭ имеет три синаптических входа, а ФН — два (один синаптический вход требует четыре компонента). Элемент ИЛИ в ФН добавляет на синаптический вход всего один транзистор.

Если полученную согласно (2-3) точечную диаграмму подвергать преобразованию типа Px1←→x1 – то получим новую точечную диаграмму, по которой, синтезируя минимальный нейрон, получим схему RS -триггера, показанную на рисунке 2-1в. Как видно, здесь уже требуется один МЭ «2 или более из 3». В этой схеме вход R работает по негативной логике, то есть логической единице соответствует низкий потенциал.

Работу синхронного RS -триггера аналитически можно представить следующей системой функций:

(2-4)

где логическая переменная С соответствует синхроимпульсу. Каждая из этих формул представляет функцию трёх переменных и выражается соответствующей точечной диаграммой.

Синтезируя ФН, реализующие эти функции, получим два идентичных ПЭ с весами +1, +1, +2 и порогом +2. Оба эти ПЭ имеют общую входную переменную С, а по другим аргументам отличаются. Соединяя эти два ПЭ в соответствии с (2-4), получим схему синхронного RS -триггера, показанную на рисунке 2-2б. Если по функции (2-5) синтезировать ФНО, то получается нейрон с аналогичной структурой и другой полярностью синхроимпульса. Здесь и далее принимается, что вход (синапс) НЛЭ возбуждён, если на него подан высокий уровень потенциала.

На рисунке 2-3 приведены схемы простых D -триггеров с R и S входами на ПЭ и ФН. Схемы построены таким образом, что в них полностью отсутствует соревнование (гонка) сигналов. В схемах входы R и S работают по асинхронному принципу, а информационный сигнал D записывается в триггер только при поступлении синхроимпульса. В схеме рисунка 2-3а, вход R работает по негативной логике, т.е. в нормальных условиях при отсутствии сигнала Уст. 0 на входе R имеется высокий уровень потенциала. Здесь используются как прямые, так и инверсные значения синхроимпульсов. В схеме рисунка 2-3б, прямым выходом триггера служит инверсный выход нейрона. Наиболее простой с точки зрения технической реализации является схема рисунка 2-3б.

Рассмотрим работу схемы рисунка 2-3б. При отсутствии входных сигналов схема может находиться в одном из двух устойчивых состояний – нейрон возбуждён (Q=0 ) и не возбуждён (Q=1 ). При Q=0, благодаря обратной связи, суммарная активность (σ) синапсов равна +2 или +1 в зависимости от того, что имеется на информационном входе D. Поскольку , то в обоих случаях состояние схемы устойчивое.

Допустим Q=1, D=0б то есть нейрон не возбуждён и на информационном входе имеется низкий потенциал. При поступлении синхроимпульса в нейроне возбуждаются два синапса с весами +2 и –1. Поскольку , то нейрон возбуждается и обратная связь поддерживает это состояние после снятия синхроимпульса. Таким образом, с поступлением синхроимпульса (С ) в триггер записывается информация 0, имеющая на входе D. Если к моменту поступления следующего синхроимпульса информация на входе D не изменяется, то состояние 0 триггера также не изменится. Допустим теперь информация на входе сменилась (D =1). Тогда, поскольку С отсутствует, состояние триггера не изменяется, так как в нейроне снова возбуждены два синапса с весами –1 и +2 и . При поступлении С в нейроне оказываются возбуждёнными все три синапса и, поскольку , нейрон переходит в невозбуждённое состояние, то есть триггер переключается на 1. В других случаях схема работает аналогичным образом.

В этой схеме, если на информационный вход триггера подавать сигнали поменять местами выходы, получится D -триггер, информационный вход которого работает по негативной логике.

Рассмотрим триггеры со счётными входами, или так называемые Т -триггеры. В простейшем случае Т -триггер можно построить на двух RS -триггерах типа рисунка 2-2а, с добавлением некоторых входов или вентилей, как это делается обычно при построении Т -триггера на булевых элементах. Однако при этом потребуются 4-6 элементов, то есть схема получается сложной.

На рисунке 2-4 показана схема счётного триггера, построенная на трёх мажоритарных элементах. Для работы в счётном режиме на управляющие входы y1 и y2 подаётся постоянно высокий уровень потенциала 1. При каждом поступлении счётного сигнала Т выход Q -триггера переключается в противоположное состояние, причём рабочим перепадом является отрицательный перепад счётного сигнала, то есть триггер работает по принципу Master-Slave, МЭ1 и МЭ2 образуют ведущий триггер, а МЭ3 -ведомый. На рисунке 2-4 справа показана временная диаграмма работы триггера. Максимальная частота переключения этого триггера в счётном режиме равна: , где τ-задержка одного элемента.

На рисунке 2-5 приведены схемы Т — и RST -триггеров, построенных на двух ФНР и ФНО соответственно. Обе схемы работают согласно временной диаграмме, приведённой на рисунке 2-5 внизу. Верхний нейрон Нм реагирует на положительный перепад счётного сигнала и называется ведущим (Master) элементом, а нижний нейрон Н s реагирует на отрицательный перепад счётного сигнала и называется ведомым (Slave) элементом. Ведомый нейрон Н s напоминает предыдущее состояние триггера на время, равное длительности запускающего сигнала. Это свойство схемы в некоторый момент времени содержать в себе информацию как о текущем, так и о предыдущем состоянии – очень важно. Как будет показано далее, оно широко используется при построении логических устройств на таких триггерах.

Рассмотрим работу триггера рисунка 2-5а. Допустим, что триггер находится в состоянии 0, то есть Q’= Q=0, и на вход Т поступает сигнал (высокий потенциал). Этот сигнал возбуждает нейрон Нм через синапс с весом +1, а нейрон Н s остаётся в невозбуждённом состоянии, поскольку в нём до переключения Нм возбуждены два синапса с весами +1 и –2 и суммарная активность, а после переключения Нм возбуждены все три синапса с весами +1 и –2 и суммарная активность. Таким образом, пока на входе Т стоит высокий потенциал, Нм находится в возбуждённом состоянии, а Н s – в невозбуждённом. После снятия сигнала на входе Т (подан низкий потенциал) нейрон Н s также переходит в возбуждённое состояние благодаря синапсу, связанному с выходом Q’, а нейрон Нм не изменяет своего состояния. Следовательно, за один период входного сигнала триггер переключается полностью из состояния 0 в состояние 1. Обратное переключение из состояния 1 в состояние 0 происходит аналогичным образом.

Максимальное быстродействие триггера на рисунке 2-5 в счётном режиме равно: . Для установки триггера в состояние 0 или 1 достаточно на соответствующий вход подать положительный импульс с длительностью , то есть R- и S- входы триггера работают по асинхронному принципу.

На рисунке 2-6 показан ведущий-ведомый (Master-Slave) D- триггер (далее будем называть MSD- триггером) с пара фазным входом и временная диаграмма его работы. При поступлении синхроимпульса его положительный перепад записывает информацию D в ведущем нейроне Нм, при этом состояние ведомого нейрона остаётся прежним. Отрицательный перепад синхроимпульса, состояние ведущего нейрона записывает в ведомом нейроне Н s. Как видно, информация на выходе этого триггера появляется с задержкой, равной длительности синхроимпульса. Поэтому этот триггер иногда называют также задержанным D- триггером в отличие от простого D- триггера.

Как известно, универсальным типом триггера является JK- триггер, который может работать как в режиме синхронного RS- триггера, так и в режиме Т- триггера и MSD- триггера. Рассмотренный на рисунке 2-4 Т- триггер можно превратить в JK- триггер, если на управляющие входы y1 и y2 подать сигналы J и K соответственно, а на вход Т подать синхроимпульсы. Если же на вход у1 подать сигнал D, а на вход y2 — сигнал, то этот триггер превратится в MSD- триггер с парафазным входом.

На рисунке 2-7 приведена схема JK- триггера на ИЛИ – нейронах. Хотя в схеме используются прямое и инверсное значения тактирующего сигнала, но соревнование (гонка) сигналов полностью отсутствует. При J= K=1 тактирующий сигнал не влияет на триггер. Если J= K=0 или эти входы объединены с входом , то триггер работает в счётном режиме, то есть превращается в Т- триггер. В остальных случаях тактирующий сигнал записывает входную информацию в триггер, причём снова верхний нейрон является ведущим, а нижний — ведомым.

Рассмотрим работу приведённого JK- триггера. В исходном состоянии отсутствует тактирующий сигнал, то есть C=0, а . При этом триггер может находиться либо в состоянии 0, либо в 1. Оба эти состояния триггера устойчивые. Действительно, допустим триггер находится в состоянии 0. Это означает, что Q= Q’=0. Нм не возбуждён, так как в нём возбуждены один положительный и один отрицательный входы, сумма весов которых меньше порога (+1). Следовательно, состояние Нм устойчивое. В Н s возбуждён отрицательный вход, связанный с . Поэтому состояние Н s также устойчивое.

Аналогичным образом устойчиво также единичное состояние триггера, когда Q= Q’=1, благодаря обратным связям с прямых выходов нейронов к своим же положительным входам.

При отсутствии тактирующего сигнала (С=0 ) изменение информации на входах J и K не влияет на триггер. Допустим триггер находится в состоянии 0 и J=1, K=0. Пока С=0, то есть , сигнала J не действует на положительный вход Нм, связанный с элементом ИЛИ, остаётся возбуждённым, так как J=1, а тормозящий вход гасится, так как К=0. В результате Нм возбуждается, то есть Q’=1. Этот сигнал не может возбуждать Н s пока С=1. При снятии тактирующего сигнала высокий потенциал выхода Q’ поддерживает Нм в возбуждённом состоянии и одновременно возбуждает Н s, то есть получается Q=1.

Таким образом, положительный перепад тактирующего сигнала переключает Нм, а отрицательный перепад – Hs. В итоге после одного тактирующего импульса триггер переключается из состояния 0 в состояние 1.

В этом состоянии, когда Q=1, J=1, K=0, при повторном поступлении тактирующего сигнала состояние Нм, следовательно, и состояние всего триггера не изменится, так как при С=1, оба входа Нм остаются возбуждёнными, причём положительный вход от сигнала J, отрицательный вход от сигнала Q.

При соединении входов J и K с входом или при подаче на входы J и K постоянного низкого потенциала (J= K=0 ) триггер изменяет своё состояние на противоположное при каждом поступлении тактирующего сигнала С, то есть превратиться в Т- триггер.

Работу описанного JK- триггера можно выразить следующим образом:

, где Q( t) – состояние триггера в момент t .

Если на входы J и K триггера подавать инверсные значения сигналов, то триггер будет работать аналогичным образом. Для перехода в счётный режим необходимо на эти входы подавать сигнал 1 или объединить их со сходом С .

На рисунке 2-8 показан вариант JK -триггера, где используются однополярные тактирующие сигналы C и все выходы работают по позитивной логике.

Можно привести множество других вариантов триггеров, построенных на ПЭ и ФН различных типов.

ИСПОЛЬЗОВАННАЯ ЛИТЕРАТУРА

1. С.О.Мкртчян «Проектирование логических устройств ЭВМ на нейронных элементах», Москва, «Энергия», 1977, Стр.74-78
2. С.О.Мкртчян «Проектирование логических устройств ЭВМ на нейронных элементах», Москва, «Энергия», 1977, Стр.40-49

www.ronl.ru

Реферат - Шифраторы, дешифраторы, триггеры

Министерство Высшего и Среднего Специального

Образования Республики Узбекистан

Наманганский Инженерно-Педагогический Институт

         Факультет:«Информатика»

         Кафедра:   «Информатика и Информационные Технологии»

<img src="/cache/referats/13627/image002.jpg" v:shapes="_x0000_s1061">

ЛАБОРАТОРНАЯ РАБОТА

На тему: «Шифраторы,дешифраторы, триггеры»

Выполнил:

Студент группы 4-ИАТ-2000

Черкасов Андрей Викторович

Наманган-2003

ШИФРАТОРЫ  ИДЕШИФРАТОРЫ

            ВЭВМ, а также в других устройствах дискретной техники часто возникаетнеобходимость в преобразовании n-разрядного двоичного кода в одноразрядный код с основанием Е=2n или обратногопреобразования. Логические устройства, осуществляющие такие преобразования,называются соответственно дешифраторами и шифраторами. Ниже рассмотрим примерыпостроения шифраторов и дешифраторов на ПЭ (пороговые элементы) и  ФН (формальные нейроны).

            Сначаларассмотрим схемы дешифратора. Для преобразования n-разрядного двоичного кодадешифратора обычно строится на 2n клапанах (элемент И), каждый из которых имеет n выходов. На входыклапанов подаются наборы двоичных переменных (аргументы), причём прямыезначения переменных снимаются с единичных выходов соответствующих триггеров, аинверсные значения – с нулевых выходов. Если n небольшое число, то схемаполучается однокаскадной и для построения такого дешифратора, требуются ровно 2n элементов. Если же n большое, а число  входов клапана ограничено, то схемаполучается  многокаскадной(многоступенчатой) и для построения такого дешифратора требуется значительное количество элементов.

<img src="/cache/referats/13627/image004.jpg" align=«left» hspace=«12» v:shapes="_x0000_s1030">            Аналогичное положение  имеет место и в случае построения дешифраторов на ПЭ и ФН. Для построениядешифратора на ПЭ в простейшем случае можно взять ПЭ,  реализующий функцию И, и построить схему,полностью идентичную схеме на клапанах. При этом пользуются как прямые, так иинверсные значения аргументов, так как дешифратор реализует  систему функций

<img src="/cache/referats/13627/image005.gif" v:shapes="_x0000_s1031"><img src="/cache/referats/13627/image007.gif" v:shapes="_x0000_i1025">  (1-1)

Рис. 1. Синхронный                Рис. 2. Асинхронный

дешифратор на три                  дешифратор на три

входа                                          входа

Так, если <img src="/cache/referats/13627/image010.gif" v:shapes="_x0000_i1026">

            Нарисунке 1 показана схема трёхвходового дешифратора на ПЭ. Характернаяособенность этого дешифратора в том, что он использует только прямые значенияаргументов и работает по синхронному принципу. Если на шину С поданвысокий потенциал, то дешифратор открыт и работает надлежащим образом; если жена этой шине имеется низкий потенциал, соответствующий логическому 0, тодешифратор закрыт (блокирован)  и на всехего выходах имеются нули. Очевидно, если убрать шину синхроимпульсов и снизитьпороги элементов на единицу, то получим асинхронный дешифратор с выходнымидвухвходовыми элементами.

<img src="/cache/referats/13627/image012.jpg" align=«left» hspace=«12» v:shapes="_x0000_s1039"><img src="/cache/referats/13627/image014.jpg" align=«left» hspace=«12» v:shapes="_x0000_s1038"><img src="/cache/referats/13627/image016.jpg" align=«left» hspace=«12» v:shapes="_x0000_s1037">            На рисунке 2 показан другой вариантасинхронного двоично-восьмеричного дешифратора, в котором используются толькопрямые значения аргументов. Однако недостатком, как этой, так и предыдущейсхемы можно считать то, что в них используются разнотипные элементы.

Рис. 5. Синхронный восьмерично-двоичный   шифратор на МЭ

Рис. 6. Электрическая схема восьмерично-двоичного шифратора на  переключателях тока

Рис. 4. Асинхронный

Восьмерично-двоичный шифратор

            Многоступенчатыедешифраторы на ФН и ПЭ строятся точно так же, как на булевых элементах. Поэтомуих не будем рассматривать.

Рис. 3. Асинхронный

дешифратор на однотипных ПЭ

входа                                          входа

            Шифраторвыполняет противоположную дешифратору функцию, то есть преобразуетодноразрядный код с основанием Е=2n в n-разрядный двоичный код. Припостроении шифратора на ПЭ  и ФН можноиспользовать элементы, реализующие функцию ИЛИ, с прямыми и инверснымивыходами. На рисунке 4 показан пример такого восьмерично двоичного шифратора.

            Нарисунке 5 показан шифратор, построенный на мажоритарных элементах «2 или болееиз 3». Выходы МЭ (мажоритарные элементы) попарно объединены, т.е. на выходахреализована операция ИЛИ по высокому уровню (монтажное  ИЛИ). Этот шифратор работает по синхронномупринципу, то есть двоичный код появляется на его выходе только при поступлениисинхроимпульса.

            Припостроении многовходового шифратора, как и в случае булевых элементов, можноиспользовать многовходовые сборки или построить многоступенчатую схему.

<img src="/cache/referats/13627/image024.jpg" align=«left» hspace=«12» v:shapes="_x0000_s1044">

Рис 2-2. Синхронные RS-триггеры

Рис. 2-1. Асинхронные RS-триггеры

ТРИГГЕРЫ

            Существуютразличные типы триггеров на потенциальных элементах: RS-триггеры (синхронные и асинхронные),D-триггеры типовLatche и Edge, RST-, D-, и JK-триггеры типаведущий-ведомый (Master-Slave) и так далее.Рассмотрим примеры построения таких триггеров на НЛЭ (нейронные логические элементы).

            Функцию  асинхронного RS-триггера аналитически можно описатьследующим образом: <img src="/cache/referats/13627/image030.gif" v:shapes="_x0000_i1027"><img src="/cache/referats/13627/image032.gif" v:shapes="_x0000_i1028"><img src="/cache/referats/13627/image034.gif" v:shapes="_x0000_i1029">p=0,если <img src="/cache/referats/13627/image036.gif" v:shapes="_x0000_i1030">R=1, S=1 является запрещённой,то есть <img src="/cache/referats/13627/image038.gif" v:shapes="_x0000_i1031">R≡x1S≡x2, Q(t)≡x3, Q(t+1)=F, получим:

<img src="/cache/referats/13627/image040.gif" v:shapes="_x0000_i1032">

            Изображаяэту функцию в виде точечной диаграммы, а затем преобразуя её в пороговуюдиаграмму и синтезируя ФНО по алгоритму синтеза ФН, получим простейшую схему RS-триггера, показаннуюна рисунке 2-1а. Нетрудно проверить, что при отсутствии сигналов R и S (R=S=0)единичное состояние триггера, то есть возбуждённое состояние нейрона, устойчивоблагодаря обратной  связи с прямоговыхода. Нулевое состояние триггера также устойчиво, так как оно соответствуетневозбуждённому состоянию нейрона. При поступлении сигнала R=1 или S=1 состояние нейрона,следовательно, состояние триггера изменяется.

            Пофункции(2-2) можно синтезировать также другие варианты RS-триггера на ФНР, ФНЗ или ФНО, ноони не проще данной схемы.

            Допустимв триггере разрешается комбинация R=S=1, тоесть p=1. Тогда из(2-1) будем иметь: <img src="/cache/referats/13627/image030.gif" v:shapes="_x0000_i1033">

            Пользуясьалгоритмом синтеза оптимального нейрона, получим простейший ФН, реализующий этуфункцию, то есть схему RS-триггера,которая показана на рисунке 2-1б. Как видно, здесь вместо ФН получен ПЭ. Однакопри технической реализации этот ПЭ требует больше компонентов (транзисторов ирезисторов), чем ФН, показанный на рисунке 2-1а, так как ПЭ имеет трисинаптических входа, а ФН — два (один синаптический вход требует четырекомпонента). Элемент ИЛИ в ФН добавляет на синаптический вход всего одинтранзистор.

            Еслиполученную согласно (2-3) точечную диаграмму подвергать преобразованию типа Px1←→x1 – то получим новуюточечную диаграмму, по которой, синтезируя минимальный нейрон, получим схему RS-триггера, показаннуюна рисунке 2-1в. Как видно, здесь уже требуется один МЭ  «2 или более из 3». В этой схеме вход R работает по негативнойлогике, то есть логической единице соответствует низкий потенциал.

            Работусинхронного RS-триггерааналитически можно представить следующей системой функций:

<img src="/cache/referats/13627/image041.gif" v:shapes="_x0000_s1047"><img src="/cache/referats/13627/image043.gif" v:shapes="_x0000_i1034">   (2-4)

где логическая переменная С соответствует синхроимпульсу.Каждая из этих формул представляет функцию трёх переменных и выражаетсясоответствующей точечной диаграммой.

            СинтезируяФН, реализующие эти функции, получим два идентичных ПЭ с весами +1, +1, +2 ипорогом +2. Оба эти ПЭ имеют общую входную переменную С, а по другим аргументамотличаются. Соединяя эти два ПЭ в соответствии с (2-4), получим схемусинхронного RS-триггера,показанную на рисунке 2-2б. Если по функции (2-5) синтезировать  ФНО, тополучается нейрон с аналогичной структурой и другой полярностью синхроимпульса.Здесь и далее принимается, что вход (синапс) НЛЭ возбуждён, если на него поданвысокий уровень потенциала.

Рис. 2-3. Простые RSD-триггеры (защёлки)

            Рассмотримработу схемы рисунка 2-3б. При отсутствии входных сигналов схема можетнаходиться в одном из двух устойчивых состояний – нейрон возбуждён (Q=0) и не возбуждён (Q=1). При Q=0, благодаря обратнойсвязи, суммарная активность (σ) синапсов равна +2 или +1 в зависимости оттого, что имеется на информационном входе D. Поскольку <img src="/cache/referats/13627/image048.gif" v:shapes="_x0000_i1035">

            ДопустимQ=1, D=0б то есть нейрон невозбуждён и на информационном входе имеется низкий потенциал. При поступлениисинхроимпульса в нейроне возбуждаются два синапса с весами +2 и –1. Поскольку <img src="/cache/referats/13627/image050.gif" v:shapes="_x0000_i1036">С) в триггер записывается информация 0, имеющая на входеD. Если кмоменту поступления следующего синхроимпульса информация на входе D не изменяется, тосостояние 0 триггера также не изменится. Допустим теперь информация на входесменилась (D=1).Тогда, поскольку С отсутствует, состояние триггера не изменяется, таккак в  нейроне снова возбуждены двасинапса с весами –1 и +2 и <img src="/cache/referats/13627/image052.gif" v:shapes="_x0000_i1037">С в нейроне оказываются возбуждённымивсе три синапса и, поскольку <img src="/cache/referats/13627/image054.gif" v:shapes="_x0000_i1038">

            Вэтой схеме, если на информационный вход триггера подавать сигнал<img src="/cache/referats/13627/image056.gif" v:shapes="_x0000_i1039"> и поменять местамивыходы, получится D-триггер,информационный вход которого работает по негативной логике.

            Рассмотримтриггеры со счётными входами, или так называемые Т-триггеры. Впростейшем случае Т-триггер можно построить на  двух RS-триггерах типа рисунка 2-2а, с добавлением некоторыхвходов или вентилей, как это делается обычно при построении Т-триггерана булевых элементах. Однако при этом потребуются 4-6 элементов, то есть схемаполучается сложной.

            Нарисунке 2-4 показана схема счётного триггера, построенная на трёх мажоритарных элементах. Для  работы в счётном режиме на управляющие входы y1 и y2 подаётсяпостоянно высокий уровень потенциала 1. При каждом поступлении счётного сигналаТ выход Q-триггерапереключается в противоположное состояние, причём рабочим перепадом являетсяотрицательный перепад счётного сигнала, то есть триггер работает по принципу Master-Slave, МЭ1 и МЭ2образуют ведущий триггер, а МЭ3-ведомый. На рисунке 2-4справа показана временная диаграмма работы триггера. Максимальная частотапереключения этого триггера в счётном режиме равна: <img src="/cache/referats/13627/image058.gif" v:shapes="_x0000_i1040">

Рис. 2-5. T-триггеры типа MS на ФН

            Рассмотримработу триггера рисунка 2-5а. Допустим, что триггер находится в состоянии 0, тоесть Q’=Q=0, и на вход Тпоступает сигнал (высокий потенциал). Этот сигнал возбуждает нейрон Нмчерез синапс с весом +1, а нейрон Нs остаётся в невозбуждённомсостоянии, поскольку в нём до переключения Нм возбуждены двасинапса с весами +1 и –2 и суммарная активность<img src="/cache/referats/13627/image063.gif" v:shapes="_x0000_i1041">Нм возбуждены всетри синапса с весами +1 и –2 и суммарная активность<img src="/cache/referats/13627/image065.gif" v:shapes="_x0000_i1042">Т стоит высокийпотенциал, Нм находится в возбуждённом состоянии, а Нs – вневозбуждённом. После снятия сигнала на входе Т (подан низкий потенциал)нейрон Нsтакже переходит в возбуждённое состояние благодаря синапсу, связанному свыходом Q’, а нейрон Нмне изменяет своего состояния. Следовательно, за один период входного сигналатриггер переключается полностью из состояния 0 в состояние 1. Обратноепереключение из состояния 1 в состояние 0 происходит аналогичным образом.

            Максимальноебыстродействие триггера на рисунке 2-5 в счётном режиме равно: <img src="/cache/referats/13627/image067.gif" v:shapes="_x0000_i1043"><img src="/cache/referats/13627/image069.gif" v:shapes="_x0000_i1044">R — и S — входытриггера работают по асинхронному принципу.

Рис. 2-6. D-триггер типа MSс парафазным входом

            Какизвестно, универсальным типом триггера является JK-триггер, который может работатькак в режиме синхронного RS-триггера,так и в режиме Т-триггера и MSD-триггера. Рассмотренный на рисунке 2-4 Т-триггерможно превратить в JK-триггер,если на управляющие входы y1и y2подать сигналы  J и K соответственно, а на вход Тподать синхроимпульсы. Если же на вход у1 подать сигнал D, а на вход y2 — сигнал<img src="/cache/referats/13627/image056.gif" v:shapes="_x0000_i1045">MSD-триггер с парафазным входом.

<img src="/cache/referats/13627/image074.jpg" align=«left» hspace=«12» v:shapes="_x0000_s1056">            На рисунке 2-7 приведена схема JK-триггера на ИЛИ –нейронах. Хотя в схеме используются прямое и инверсное значения тактирующегосигнала, но соревнование (гонка) сигналов полностью отсутствует. При J=K=1 тактирующий сигнал не влияет натриггер. Если J=K=0 или эти входыобъединены с входом <img src="/cache/referats/13627/image076.gif" v:shapes="_x0000_i1046">Т-триггер. В остальных случаях тактирующий сигнал записывает входнуюинформацию в триггер, причём снова верхний нейрон является ведущим, а нижний — ведомым.

Рис. 2-7. JK-триггер

типа MSна ФНО

            Аналогичнымобразом устойчиво также единичное состояние триггера, когда Q=Q’=1, благодаря обратным связям спрямых выходов нейронов к своим же положительным входам.

            Приотсутствии тактирующего сигнала (С=0) изменение информации на входах J и K не влияет на триггер. Допустимтриггер находится в состоянии 0 и J=1, K=0.Пока С=0, то есть <img src="/cache/referats/13627/image079.gif" v:shapes="_x0000_i1049">Jне действует на положительный вход Нм, связанный с элементомИЛИ, остаётся возбуждённым, так как J=1, а тормозящий вход гасится, так как К=0. Врезультате Нм возбуждается, то есть Q’=1. Этот сигнал не можетвозбуждать Нsпока С=1. При снятии тактирующего сигнала высокий потенциал выхода Q’ поддерживает Нмв возбуждённом состоянии и одновременно возбуждает Нs, то естьполучается Q=1.

            Такимобразом, положительный перепад тактирующего сигнала переключает Нм,  а отрицательный перепад – Hs. В итогепосле одного тактирующего импульса триггер переключается из состояния 0 всостояние 1.

Рис. 2-8. Вариант JK-триггера на ФНР

            Присоединении входов Jи K с входом <img src="/cache/referats/13627/image076.gif" v:shapes="_x0000_i1051">J и Kпостоянного низкого потенциала (J=K=0)триггер изменяет своё состояние на противоположное при каждом поступлениитактирующего сигнала С, то есть превратиться в  Т-триггер.

            Работуописанного JK-триггераможно выразить следующим образом:

<img src="/cache/referats/13627/image088.gif" v:shapes="_x0000_i1052">

, где Q(t) – состояние триггера в момент t.

            Еслина входы J и K триггера подаватьинверсные значения сигналов, то триггер будет работать аналогичным образом. Дляперехода в счётный режим необходимо на эти входы подавать сигнал 1 илиобъединить их со сходом С.

            Нарисунке 2-8 показан вариант JK-триггера,где используются однополярные тактирующие сигналы C и все выходы работают попозитивной логике.

            Можнопривести множество других вариантов триггеров, построенных на ПЭ и ФН различныхтипов.

www.ronl.ru

Контрольная работа - Дешифраторы и шифраторы

МОДУЛЬ 3. ДЕШИФРАТОРЫ И ШИФРАТОРЫ

Блок 3.1. Общие сведения

Дешифраторы и шифраторы (также, как и элементы И, ИЛИ, НЕ, И-НЕ, ИЛИ-НЕ) являются комбинационными элементами: по-тенциалы на их выходах зависят от сиюминутного состояния входов, с их изменением меняется и ситуация на выходах; такие эле-менты не сохраняют предыдущее состояние после смены потенциалов на входах, т.е. не обладают памятью.

Дешифраторы могут быть полными и неполными. Полные дешифраторы реагируют на все входные коды, неполные – на коды, величина которых не превосходит некоторого заранее установленного значения. Выходы дешифраторов могут быть прямыми и ин-версными.

Шифраторы выпускаются приоритетными и не приоритетными. У приоритетного шифратора входы имеют разный приоритет. Возбужденный вход с большим приоритетом подавляет действие прежде возбужденного и устанавливает на выходах код, соответ-ствующий своему значению.

Сведения о рассматриваемых элементах, классификация которых графически отражена на рис. 3.1, будут подробно изложены да-лее.

Знание материала, излагаемого в данной теме, дадут студенту возможность правильного выбора дешифраторов и шифраторов в зависимости от требуемой разрядности, необходимости использования управляющих входов этих элементов и категории выходов. Он научится организовывать структуры с большим числом входов на маловходовых элементах, а также осуществлять адресацию устройств кодами, разрядность которых превосходит разрядность используемых элементов.

Рис. 3.1

Блок 3.2. Дешифраторы.

3.2.1. Структура дешифратора.

Каждому цифровому коду на входах дешифратора (рис. 3.2, а, б) соответствует логиче-ская 1 (или логический 0) на соответствующем выходе. Иными словами, каждый входной код адресует соответствующий выход, который при этом возбуждается. Поэтому входы дешифратора часто называют адресными. Стоящие возле них цифры (1,2,4…) показывают как соотносятся веса разрядов поступающего двоичного числа.

Выходы дешифратора оцифрованы десятичными числами. Возбуждается тот выход, но-мер которого равен весу входного кода, разряды которого имеют обозначенные веса (рис.3.2), т.е. дешифратор расшифровывает (дешифрирует) число, записанное в двоичном коде, представляя его логической 1 (логическим 0) на соответствующем выходе. Так, вы-ход 5 возбуждается при входном коде 101, выход 6 – при входном коде 110 и т.д. Удобно представлять, что выход дешифратора отображает возбудивший его входной код.

Вход V является входом разрешения работы. Если он инверсный (обозначен кружком как на рис. 3.2), то для функционирования дешифратора на нем должен быть лог. 0 (достаточно этот вход соединить с общим проводом – “землей”). Прямой вход V через ре-зистор соединяется с источником питания. Наличие входа разрешения расширяет функциональные возможности микросхемы.

Дешифратор выбирается так, чтобы число его входов соответствовало разрядности по-ступающих двоичных кодов. Число его выходов равно количеству различных кодов этой разрядности. Так как каждый разряд двоичного кода принимает два значения, то полное количество n-разрядных комбинаций (n-разрядных двоичных кодов) равно 2n. Такое число выходов имеет полный дешифратор.

Неполный дешифратор выбирается, когда некоторые значения адресных кодов не отра-жают физической реальности. Так, например, дешифратор, предназначенный для фикса-ции двоичных кодов десятичного разряда (в нем могут быть цифры 0,1,2…9), должен иметь четыре входа (910 отображается как 10012). Однако комбинации, большие 10012 ото-бражают не цифру, а число, и поэтому (хотя и могут появляться на входах) не должны фиксироваться на выходах, число которых может не превышать десяти.

Основу структуры дешифратора могут составлять элементы И; выход каждого из них является выходом дешифратора. Если этот выход должен быть возбужден, то на входах элемента И должны собираться логические единицы. При этом разряды входного кода, в которых присутствуют логические единицы, должны поступать на входы элемента И не-посредственно, а нулевые разряды должны инвертироваться.

Изложенный принцип положен в основу построения схемы, изображенной на рис.3.3. Логическая 1 на выходе Y0должна появляться, когда на входах Х3, X2, X1 присутствует двоичный код 000 десятичного числа 0. Поэтому входы верхнего (по схеме) конъюнктора должны быть соединены с линиями />3, />2, />1, на каждой из которых присутствует логическая 1, когда на входах Х3=Х2=Х1 =0. Логическая 1, к примеру, на выходе Y2 должна появиться, когда на входах Х3, X2, X1 устанавливается код 010 десятичного числа 2, поэтому входы соответствующего конъюнктора должны быть соединены с линиями />3, Х2, />1, на каждой из которых имеется логическая 1, когда Х3 = 0, Х2=1, X1=0. Аналогично соединяются с линиями входы других конъюнкторов.

Дешифраторы и шифраторы

полные

с прямыми входами

с инверсными входами

неполные

неприоритетные

приоритеные

Некоторые типы дешифраторов имеют инверсные выходы: на возбужденном (активизированном) выходе присутствует логиче-ский 0, в то время как на всех других – логические 1. Такие дешифраторы удобно использовать, когда активным сигналом для вы-бора (ввода в действие, инициализации) устройства с выхода дешифратора является логический 0.

3.2.2. Расширение разрядности дешифратора

Общий случай расширения разрядности дешифраторов иллюстрирует рис.3.4. Левый (по схеме) дешифратор постоянно активизирован логической 1 на входе V. Кодами на его ад-ресных входах может быть активизирован (выбран) любой из дешифраторов DC0…DC15. Выбор одного из выходов 0…15 каждого из них определяется кодом на объединенных входах 1, 2, 4, 8. Таким образом, любой из 256 (28) выходов может быть активизирован восьмиразрядным кодом, четыре разряда которого выбирают номер дешифратора, а четы-ре – номер его выхода.

3.2.3. Применение дешифраторов

Основное назначение дешифратора состоит в том, чтобы выбрать (адресо-вать, инициализировать) один объект из множества находящихся в устройстве. Рис. 3.5 иллюстрирует это применение. Каждому объекту присваивают опреде-ленный адрес (номер). Когда на входы дешифратора поступает двоичный код адреса, соответствующий элемент акти-визируется за счет появления логиче-ского 0 на связанном с ним выходе де-шифратора, а остальные элементы ос-таются заблокированными.

Можно предусмотреть, чтобы с одного из выходов дешифратора на определенный блок поступал управляющий сигнал, когда на входах дешифратора появляется определенный код, соответствующий, например, превышению какого-либо параметра (температуры, напряжения и т.д.), который должен быть приведен к нормальному уровню указанным блоком.

Когда число адресуемых устройств невелико, многие выходы дешифратора остаются неза-действованными. При этом может оказаться целесообразным (в частности, по экономическим соображениям) использовать не микросхему дешифратора, а реализовать ее фрагмент логиче-скими элементами. На рис. 3.6 представ-лена схема, состав-ленная с таким расче-том, чтобы устройст-во DD1 реагировало на код 101, а устрой-ство DD2– на код 010.

Аналогичный прием можно использовать, если адрес устройства имеет большее число разрядов, чем число входов дешифратора. Рис. 3.7 иллюстрирует слу-чай, когда устройство DD1 адресуется кодом 1011, при этом три старших разряда кода заводятся на дешифратор, активизируя вы-ход №5, а младший разряд кода объединяется с ним конъюнкцией.

На дешифраторе могут быть реализованы логические функции. Пусть, к примеру, y = />3 x2 />1 + />3 x2 x 1 + x3 />2 x 1. Логиче-ские переменные подаются на адресные входы дешифратора (рис.3.8). Первая конъюнкция (ее вес равен 2) возбуждает выход №2, вторая – выход №3, третья – выход №5. Так как условие y = 1 должно иметь место при наличии любой из этих конъюнкций, то вы-ходы 2, 3 и 5 надо объединить дизъюнкцией.

Блок 3.3. Шифраторы

3.3.1. Структура шифратора.

Шифратор решает задачу, обратную дешифратору: в частности, на его выхо-дах устанавливается двоичный код, соответствующий десятичному номеру воз-бужденного информационного входа.

При построении шифратора для получения на выходе натурального двоичного кода учитывают, что единицу в младшем разряде такого кода имеют нечетные десятичные цифры 1, 3, 5, 7,…, т. е. на выходе младшего разряда должна быть 1, если она есть на входе № 1 или на входе № 3 и т. д. Поэтому входы под ука-занными номерами через элемент ИЛИ соединяются с выходом младшего раз-ряда. Единицу во втором разряде двоичного кода имеют десятичные цифры 2, 3, 6, 7,.. .; входы с этими номерами через элемент ИЛИ должны подключаться к выходу шифратора, на котором устанавливается второй разряд кода. Аналогич-но, входы 4, 5, 6, 7,… через элемент ИЛИ должны быть соединены с выходом, на котором устанавливается третий разряд, так как их коды имеют в этом разряде единицу, и т. д.

Схема шифратора, построенная в соответствии с изложенным принципом, приведена на рис. 3.9, а, а условное изображение– на рис. 3.9, б, где E – вход разрешения работы, а Е0– выход, логический 0 на котором свидетельствует о том, что ни один информаци-онный вход не возбужден. Для расширения разрядности (каскадирования) шифраторов вход E последующего шифратора соединя-ют с выходом E0.предыдущего. Если информационные входы предыдущего шифратора не возбуждены (E0=0), то последующий шифратор получает разрешение работать.

3.3.2. Применение шифраторов

Шифратор может быть организован не только для представления (кодирования) десятичного числа двоичным кодом, но и для выдачи определенного кода (его значение заранее выбирается), например, при нажатии клавиши с соответствующим символом. При появлении этого кода система оповещается о том, что нажата определенная клавиша клавиатуры.

Шифраторы применяются в устройствах, преобразующих один вид кода в другой. При этом вначале дешифрируется комбинация исходного кода, в результате чего на соответствующем выходе дешифратора появляется логическая 1. Это отображение входного кода, значение которого определено номером возбужденного выхода дешифратора, подается на шифратор, организованный с таким расчетом, чтобы каждый входной код вызывал появление заданного выходного кода. Конкретный пример такого преобразования будет рассмотрен в третьей части учебника.

Вопросы для самоконтроля

1. Введите в компьютер число, равное минимальной разрядности, какую должен иметь дешифратор для адресации 11-ти уст-ройств.

2. Введите в компьютер буквенное обозначение выходных элементов дешифратора, имеющего инверсные выходы.

3. Введите в компьютер значение коэффициента объединения по входу (Коб), который должны иметь выходные элементы де-шифратора, снабженного входом «Разрешение работы» и имеющего 8 выходов.

4. Введите в компьютер число входов, которое должен иметь неполный дешифратор, имеющий 10 выходов.

5. Введите в компьютер код, который следует установить на входе дешифратора, чтобы возбудить выход # 11.

6. Введите в компьютер число, равное общему количеству входов каждого выходного элемента дешифратора, имеющего 16 вы-ходов и вход «Разрешения работы».

7. Введите в компьютер номер возбужденного входа шифратора, если на выходе установился код 0110.

Задачи к модулю «Дешифраторы и шифраторы»

1. Составьте схему фрагмента четырехвходового дешифратора, на выходе которого должен устанавливаться логический 0 при входном коде 1011.

2. Составьте схему фрагмента шифратора, на выходе которого должен устанавливаться четырехэлементный код 1001 при возбу-ждении входа # 5.

3. На базе дешифратора реализуйте логическую функцию

y = />3 x2 x 1+/>3 />2 x 1+ x3 />2 x 1+/>3/>2/>1.

4. Введите в компьютер число, соответствующее минимальному количеству входов, которое должен иметь ведущий дешифратор в схеме расширения разрядности, чтобы при 3-разрядных ведомых дешифраторах получить 32 выхода. Составьте схему такого уст-ройства.

5. Составьте схему, в которой выход 5 трехвходового дешифратора не возбуждается входным кодом.

6. Составьте схему расширения разрядности и введите в компьютер адреса на входах ведущего и ведомых 3-х входовых дешиф-раторов для возбуждения 10-го выхода устройства с 3-го выхода ведущего.

Заключение по теме модуля ”Дешифраторы и шифраторы”

Основное назначение дешифратора–адресовать каждым входным кодом определенный блок устройства из множества присутст-вующих в схеме.

Шифратор имеет противоположное назначение: каждый возбужденный вход генерирует на выходе соответствующий двоичный код.

Разрядность дешифратора и шифратора может быть расширена, что дает возможность выбирать исходные элементы малоразряд-ными, что в ряде случаев диктуется ограниченностью выбора и экономическими соображениями.

Указания к вопросам и задачам

Указаниеквопросу1: Вспомните соотношение между числом входов и числом выходов полного дешифратора.

Указанияквопросу3: 1). Коэффициент Коб численно равен числу логических входов элемента; 2) Подумайте, сколько входов должен иметь рассматриваемый дешифратор и со скольких входов должен получать информацию каждый выходной элемент де-шифратора.

Указаниеквопросу4: Используйте соотношение между числом входов и выходов полного дешифратора.

Указаниеквопросу6. Учтите нелогические входы и вход «Разрешение работы».

Указаниякзадаче3: 1) Каждая конъюнкция заданной функции должна возбуждать соответствующий выход дешифратора; 2)Заданная функция является логической суммой конъюнкций.

Указаниякзадаче4: 1)Определите требуемое число ведомых дешифраторов; 2)Вспомните, в каком соотношении находятся числа входов и выходов дешифратора.

Указаниякзадаче5: 1)Определите входной код, возбуждающий выход 5; 2)Воспользуйтесь входом «Разрешение работы».

Литература

1. Калабеков Б.А. Цифровые устройства и микропроцессорные cистемы – М.: Телеком, 2000г., c. 110…122

2. Зельдин Е.А. Цифровые интегральные микросхемы в информационно-измерительной аппаратуре – Л.: Энергоиздат, 1986 г., c. 111…122.

3. Фролкин В.Т., Попов Л.Н. Импульсные и цифровые устройства – М.: Радио и связь, 1992 г., c. 162…169.

4. Потемкин И.С. Функциональные узлы цифровой автоматики – М.: Энергоатомиздат, 1988 г., c. 87…96, 102…107.

5. Сайт в интернете: WWW. abc. WSV.ru

6. Сайты в интернете: rff.tsu.ru, pub. mirea. ac. ru

www.ronl.ru

Реферат: Шифраторы и дешифраторы

Пензенский государственный университет

Кафедра «Автоматика и телемеханика»

о выполнении лабораторной работы

«Шифраторы и дешифраторы»

Выполнил:

                                                                                     Ревунов М.С.

Проверил:

Пащенко В. В.

Пенза, 2011

Цель работы:  исследование схем шифраторов и дешифраторов.

Программа работы:

1.Проанализировать работу шифратора.

Рисунок 1 - схема шифратора.

Составить таблицу соответствия нажатой клавиши и прямого двоичного кода на выходе микросхемы.

2.            Составить таблицу истинности работы дешифратора.

Рисунок 2 – дешифратор.

3.  Подключить к адресным входам дешифратора генератор слова и настроить его выходные комбинации таким образом, чтобы обеспечить поочередное зажигание светоиндикаторов на выходе дешифратора, начиная с 0 (обеспечить режим работы «бегущий огонь»).

Последовательность заполнения генератора слова.

www.referatmix.ru

Смотрите также

• 
  Реферат формы внешнеэкономических связей
• 
  Реферат система земля луна
• 
  Реферат семья глазами ребенка
• 
  Реферат про домашних кошек
• 
  Реферат о габдулле тукае
• 
  Реферат на тему торф
• 
  Реферат на тему дурман
• 
  Реферат на тему дарвинизм
• 
  Реферат на тему автогрейдер
• 
  Реферат многогранники вокруг нас
• 
  Реферат линейный асинхронный двигатель